大学名学部学科代表者タイトルテーマ名
大阪大学 工学研究科 情報システム工学専攻
白川 功 教授
本研究室では、動画像のコーデックや暗号化 VLSI アーキテクチャおよびその実装に関する研究等を行なっています。今回は H.263 Version2 コーデックVLSI を中心に紹介を行ないます。1998年勧告されたH.263 Version2は、既存のH.263に比べ、圧縮率などの向上に効果のあるいくつかのオプションを含んでいますが、それらの専用回路による実装の報告例はほとんどなく。本研究は各オプションの 中でも比較的ハードウェア規模が少なく、画質向上の大きい、レベル1のオプションのアーキテクチャ提案を行ないます。各オプションに必要な機能をそれぞれ1モジュールに専用回路化することで小面積化を図っています。また、暗号化アルゴリズム及びそのVLSI化実装、離散ウェブレット変換を用いた動画像符号化アルゴリズム及びそのVLSI化設計に関する研究の紹介も行ないます。


特定用途向けシステムのための設計最適化技術
九州大学 大学院システム情報科学研究科 情報工学専攻
安浦 寛人 教授
「ソフトコア・プロセッサを用いた特定用途向けシステムのための設計手法」
ソフトコア・プロセッサとは、いくつかの設計パラメータ(データ語長やレジスタ数など)を持つ、設計者がカスタマイズ可能なプロセッサである。設計者は用途に応じたパラメータを設定することにより、容易にシステムのデータパス幅やパフォーマンスを最適化することができる。また、同時にシステムのデータパス幅に依存しないプログラミング言語 Valen-C と専用のリターゲッタブルコンパイラを開発した。
「システムの低消費エネルギー化設計手法」
本研究室では、組み込みシステム向けの低消費エネルギー化を目標としたシステムレベルにおける設計最適化技術を中心に研究を行っている。ブースでは、下の2点について紹介する。
・ 可変電源電圧プロセッサアーキテクチャと、時間制約を満たしてエネルギー消費を最小にする電圧スケジュールを行うコンパイラやリアルタイムOS
・ データ転送の削減を目的としたメモリへのプログラム/データ割り当て手法


1. SoC設計教育/2. 関数分解のFPGA設計への応用
九州工業大学 情報工学部 電子情報工学科 マイクロ化総合技術センター センター長
笹尾 勤 教授
1. SoC設計教育
九州工業大学は、北九州市、半導体産業研究所、半導体理工学研究センター等の協力を得て、2000年10月にSoC設計講座を開催した。その概要を紹介する。
2. 関数分解のFPGA設計への応用
論理関数の分解理論を用いて、FPGA(Field Programmable Gate Array)を設計する方法が種種開発されている。
本稿では、PKDD(Pseudo Kronecker
Decision Diagram)を用いて、LUT形FPGAを設計する方法について述べる。本方法は、1)与えられた関数fをPKDDで表現する;2)PKDDの分解(分割)を行う;3)PKDDの各節点をマルチプレクサで置き換える;という手法を用いる。
本手法の特徴は、4)多出力関数を自然に取り扱える;5)中間変数の符号化も特に考慮する必要はない;6)PKDDの節点数がLUT数の上界になっている;である。本手法の性能をベンチマーク関数を用いて他の手法と比較している。


FPGA/PLDを利用した設計教材および応用
熊本大学 工学部 数理情報システム工学科
末吉 敏則 教授
書換え可能なFPGA/PLDは利用者側で何度でも再構成できるため、回路図やハードウェア記述言語を用いる設計演習および実装演習のターゲットデバイスとして極めて有用である。
書換え可能なFPGAを用いる教育用マイクロプロセッサKITEならびにDLX-FPGAは、学習者が自らの手で設計、実装、動作確認が行え、学生実験において「モノ作り」の実感、興奮、感動、達成感を体験できる教材である。これらの教材と共にWWWを利用
したWeb教材を利用することにより、学習者のペースに合わせた演習や、インターネットを介した遠隔地による演習が可能となった。本ブースでは、これまでの学生実験やリカレント教育を通じて開発してきたVLSI設計教育のための各種教材について紹介する。また、FPGA/PLDのISP機能を利用して、インターネットを介し遠く離れた場所にあるデバイスに対して再構成を行う技術を開発している。この応用研究の概要についてはパネルにより紹介する。


低電圧低リーク動作を指向した二線式高速CMOS回路方式ASDLとその設計事例
神戸大学 工学部 情報知能工学科
瀧 和男 教授
従来のスタティックCMOS回路に比べ遅延時間の半減を目標とした新たな回路方式として、ASDL(Asymmetric Slope Differential Logic)を提案する。本方式は2線2相式論理回路方式、つまり正負両論理を出力する2線式回路でかつ休止値・有効値の2つの信号状態を持つものである。本方式の最大の特徴は、回路出力の立ち上がり遅延を立ち下がり遅延に比べて小さくすることで高速化を実現したことである。本方式は通常電圧下での遅延時間が従来方式に比べ短いため、低電圧下での低消費電力・高 速動作にも適しており、低閾値トランジスタを用いずに動作速度を改善できることから、リーク電流の抑制にも有効である。
0.18umプロセスにて本方式を適用した16ビット乗算器を設計し、レイアウト後のシミュレーション評価で遅延時間1.86nsを達成した。これはCMOS16ビット乗算器の遅延時間3.24nsに比べ43%の速度向上であり、本手法の有用性が確認できた。


スペースモデルによる二次元図形処理
中部大学 工学部 工業物理学科/情報工学科
大沢 晃 教授
プリント基板、LSI用CAD等に適した幾何学モデル「スペースモデル」のデータ構造を提案する。本方式によれば大規模図形の一部に注目して、重なり図形や、隣接図形を直接・高速に検索できる。このため、AND・OR 等の図形集合演算、近接チェック、運動図形の衝突検出、図形の押し詰め(コンパクション)、隠線消去、最短経路探査、図形のピック、表示のための図形クリッピング等が高速で実現する。トポロジ ー表現の正当性を保証しているため、原理的に計算誤差による図形演算の暴走が起こらず、信頼性が高い特徴もある。本方式で円弧サポートを実現し、商用PCB-CADのグランドパターン自動生成に適用した結果、従来比100倍以上の高速化と高信頼化を達成した。今回は二次元システムのデモであるが、三次元システムも拡張開発中である。


3次元計測向けスマートポジションセンサ
東京大学 工学部 電子工学専攻
浅田 邦博 教授
3次元計測の1つの手法としてスポット光投影法と呼ばれる方式がある。スポット光投影法においては、レーザなどの光源から対象物にスポット光を投影し、スポット光の座標をポジションセンサにより計測し、3角測量の原理に基づき対象物の3次元座標を計算する。従来のポジションセンサの例としてはLEPが挙げられる。LEPでは、非線形性や背景光の影響が問題となる。CCDに代表されるアレイ形の画像センサでは、高解像度化とともに画像全体の走査に必要なサイク ル数が増大し、高速な3次元計測が困難となる。
我々は、アレイ形のCMOSイメージセンサの走査に4進木スキャンを用いることにより、高速にスポット光の座標を検出するスマートポジションセンサを提案した。4進木スキャンとは画像へのアクセスパスに4進木を用いる画像の走査方式である。4進木スキャンを用いることにより、情報としては不要な領域に対する冗長な走査を省略し、高速なポジション検出を実現することが可能である。


東京大学大規模集積システム設計教育研究センター(VDEC)の活動紹介
東京大学 大規模集積システム設計教育研究センター センター長
浅田 邦博 教授
大規模集積システム設計教育研究センター(VDEC)は1996年5月に東京大学に全国共同利用施設として設置され、日本全国の大学・高専におけるチップ試作機会の提供、LSI設計環境の整備、LSI設計教育の推進を行なっている。
チップ試作に関しては、1.2umから0.35umまでの5つのプロセスについて年間合計9回の試作ランを行い、1999年度には46校83グループから219デザインのチップ試作が行なわれた。また、主なCADベンダと契約を結び全国の大学/高専において主要なCADツールが使用できる環境を提供している。
2000年には,193の研究グループが合計で3,100をこえるCADライセンスをネットワーク経由で利用している。さらに、LSIテスタやEB装置/FIB装置を設置し、VDEC利用者が大型装置を手軽に利用できるよう整備している。その他、プロジェクト型の研究の推進、VDECユーザの交流のためのフォーラムの開催等を行なっている。
今後もこれらの活動がVLSI設計教育と研究開発の世界的発展を根底で支える一脚となることを信じ、関係各位の引き続いてのご理解とご支援をお願いしたい。


準同期回路レイアウト設計
東京工業大学 大学院理工学研究科 集積システム専攻
高橋 篤司 助教授
近年、VLSIの高集積・高速化にともない同期回路のクロック分配に関して様々な問題が指摘されている。例えば、クロックの同時供給に対する配線遅延の影響を抑えるための迂回など冗長配線によるクロック配線長やクロック回路の消費電力の増大、クロック素子が一斉動作することによる瞬間最大電力の増大、消費電力変動、それらに起因するノイズの増大などである。我々はこれらの問題点を一挙に克服する可能性を秘めたクロックをクロック素子に同時 に供給することを前提としない方式、準同期方式を提案している。この準同期方式の実用化に向けた高速化や低消費電力のためのレイアウトを考慮したクロックスケジュール法およびクロック木構成法、耐遅延変動クロックスケジュール法など、我々が開発した技術および現在検討中の課題について示す。また、準同期方式によるMIPS命令互換プロセッサの試作結果を示す。


ベクトル量子化を用いたリアルタイム動画像圧縮伝送システム
東北大学 大学院工学研究科 電子工学専攻
大見 忠弘 教授
ベクトル量子化(VQ)技術を用いた動画像圧縮伝送システムを展示する。
VQは情報圧縮技術の一種である。VQを使った画像圧縮は、特に高圧縮率において性能が優れているという利点があるが、エンコードに必要な演算量が多く、汎用のマイクロプロセッサでは動画像のリアルタイム圧縮は不可能である。このため、今まで幾つかの動画像圧縮用VQプロセッサが開発されているが、いずれもハードウエア規模が大きく実用的ではなかった。
我々は、VQを使った動画像圧縮技術の実用化を目指し、ハードウエア規模の問題を解消したVQプロセッサを開発した。このVQプロセッサは、並列処理により処理速度を高速化するとともに、新しい検索アルゴリズムを採用することにより、ハードウエア規模を大幅に抑えている。また、開発したVQプロセッサを搭載した動画像圧縮システムを開発した。
デモンストレーションでは、動画像圧縮システムを実際に動作させる。


大規模メモリを用いた論理シミュレーション・エンジン
明治大学 理工学部情報科学科
井口 幸洋 助教授
大規模メモリとシーケンサを用いた論理シミュレーションエンジンの構成法を提案する。まず、多出力関数の非零出力を特性関数(ECFN)で表現し、それをLUTのカスケードで表現する。次に、そのカスケードを大規模メモリとシーケンサとで模擬する。種々のベンチマーク関数に対するLUT数と段数を示す。 また、これを高速に実現するアーキテクチャを示す。LUTの実現には、大規模SRAMを、シーケンサにはFPGAを用いてエンジンを試作した結果より、本方法の有効性を示す。また、シミュレーション時間を短縮するような出力の分割法、および、メモリへのデータの詰め込み法についても述べる。


ramp -1(RAM Processor)Design
Dept. of EECS, Korea Advanced Institute of Science and Technology(KAIST)
Electrical Engineering Associate Professor Hoi-Jun Yoo
The RAMP(RAM Processor)series is developed for the application specific embedded memory logic(EML). In the RAMP-1, a single chip rendering engine, that consists of a DRAM frame buffer, a SRAM serial access memory, pixel/edge processor array and 32b RISC core, is proposed for low power 3D-graphics in portable systems. Its main features are 2D-hierarchical octet tree(HOT)array structure with bandwidth amplification, three dedicated network schemes, virtual page mapping, memory- coupled logic pipeline, low power operation, 7.1GB/s memory bandwidth and 11.1Mpolygon/sec drawing speed. The 56mm2 prototype die integrating one edge processor, 8 pixel processors, 8 frame buffers and a RISC core is fabricated using 0.35mm CMOS EML(Embedded Memory Logic)technology. Successful 3D rendering operation is demonstrated by the test chip operation combined with a host PC through a PCI-bridge.



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