FPGA/PLD Design Conference
IPフリーマーケット


IP(Intellectual Property)フリーマーケット in EDSFair

日  時 1月29日(木) 13:50〜
場  所 アネックスホール F204号室
内  容 プレゼンテーションおよびポスター展示
聴  講 無料
  事前登録:不要(EDSFairへの入場登録は必要となります。)
   
日  時 1月30日(金)
場  所 EDSFair2004展示会場内
内  容 ポスター展示のみ


●発表者:順不同
1. sfl2v
【設計支援ツール】

東海大学 電子情報学部 清水尚彦氏

 国産HDLであるSFLは記述の抽象度が高く学習のスタートアップが早い特徴を持つ。本ツールは、SFLを合成可能なVerilog記述に変換し、SFLとVerilogの混在環境によるLSI設計を容易とするものである。変換スピードはZ80クラスのHDL記述で約0.4秒程度と超高速であり、かつ、変換時に最適化を施しているため、Verilogでの合成結果(回路規模、スピード)もSFL専用の合成系であるNTTのPARTHENONと遜色無い。
 また、オプション設定で無償のVerilog処理系 Icarus Verilogで合成可能なVerilog記述を出力する。1000行までの変換は無償のBaseline版でサポートしており、学習/小規模開発には無償での利用が可能である。これを越えるSFLの変換は別途ライセンスファイルを必要とするので、開発者に相談願いたい。
 本ツールの利用方法等は、パルテノン研究会主催の講習会テキストの他、筆者著「コンピュータ設計の基礎知識」共立出版, 2003にCPUを用いた例題とともに、説明されている。
発表内容詳細
2. Spacesoft Logic Design System (SLDS)
【設計支援ツール】

(有)スペースソフト 田中基夫氏

 言語記述が主流となったEDAツールの世界ですが、ブロック図入力、仮想計測器シミュレーション環境をもったFPGA設計ツールを手近なPC (Linux/ MacOSX/ Cygwin)上でお使いいただけるようにしてみました。
3. 浮動小数点演算器IP
【IP】

オープンハード(株) 開発部 坂本直樹氏、飯沼延秀氏

・IEEE754準拠の浮動小数点演算器
・±∞、零、グラデュアルアンダーフロー、NaNも取り扱い可能
・連続演算処理が可能(毎クロック毎の垂れ流し演算)→デジタルフィルタ等の連続演算処理が可能
・個別の演算器(加算器、乗算器)に分かれている→必要最小限のゲートで各種演算器を構成可能
・設計者からは、一般の演算器として扱えます→特別な知識は不要(簡単、明快、時間短縮)→応用例の事例集付き(すぐに使えます)
・ソースは、Verilog-HDLにて提供致します
・提供リスト
(1) 外部/内部設計書
(2) シミュレーション仕様/結果書
(3) 事例集
(4) Verilogソース
(5) 検証用テストベンチ
(6) その他の浮動小数点演算器(除算器、減算器、平方根等)は開発中
・面積優先、演算速度優先等のチェーンナップも可能(ご相談ください)
発表内容詳細
4. ハードウェアOS:シリコンTRON
【IP】

豊田工業高等専門学校 情報工学科 仲野 巧氏

 ハードウェアOSであるシリコンTRONは、標準的なリアルタイムOS(RTOS)であるμITRONの機能をハードウェアで実現し、マイクロプロセッサに周辺回路として実装することでRTOSの機能を実現(ソフトウェアにおける移植)するIPである。応用としては、8ビットなどの小型の組み込みマイクロコンピュータに実装することで、リアルタイム・マルチタスク処理が実現できる。したがって、はやい(ハードウェア)、やすい(量産効果)、うまい(RTOS)で魅力的なIPである!
発表内容詳細
5. 汎用検索器
【IP】

九州工業大学 大学院 工学研究科 電気工学専攻
河野好治氏、下尾浩正氏、岩根雅彦氏

 汎用検索器はバイト単位の検索だけでなく、あらゆるビット列検索を可能にしている。従って検索するデータの種類が変わってもハードウェアを変更する必要がなく、専用のビット列検索しかできない検索器に比べ設計コストがかからないというメリットがある。また、現在検証用に使用しているバスインターフェースはP3バスであるが、あらゆるバスインターフェースに対し柔軟に対応するため、一部のモジュールを取り替えることでPCIバスなどにも対応することができる。さらに、ソフトウェアでは逐次実行で使用する命令セットは固定であるが、ハードウェアは直接命令を設計し、並列に実行できるので高速に検索することができる。簡単な評価を486DX2で行ったところ約7倍の性能向上を示している。
発表内容詳細
6. e8086
【IP】

九州工業大学 工学部 電気工学科
茶屋道宏貴氏、有村昌彦氏、山脇彰氏、岩根雅彦氏

 e8086は自由に利用可能で、利用者が様々な機能変更、拡張を行えることを目的として、VHDLのソースコードを公開する。e8086はi8086のもつ全命令、i8086バスインタフェース、内部/外部割り込み処理についてもサポートする。e8086は命令実行サイクル数の削減を行っており、応用プログラムを用いた評価を行った結果、その中ではi8086と比較して最大2.7倍の速度向上を得た。
7. Super KITEとシステムレベル設計教材
【IP】

熊本大学 工学部 末吉敏則氏、久我守弘氏
熊本大学 大学院 自然科学研究科 原田実氏、山崎博之氏

 Super KITEマイクロプロセッサボードとシステムレベル設計教材は、従来のKITEマイクロプロセッサによる入門レベルの教育に加え、近年のSoCを考慮したシステムレベル設計に至るまでの一貫した情報工学教育を支援する教材として設計されている。そのため、学習者の設計能力に応じて、学習すべき項目を設定して演習を行うことができる環境を提供する教材である。そのため、大学・高専のような教育機関だけでなく、企業における社内教育にも十分利用できると考えている。
8. リモート・ロジックアナライザ
【 IP 】

熊本大学 工学部 末吉敏則氏、久我守弘氏、柴村英智氏
熊本大学 大学院 自然科学研究科 永田和生氏、田代 輝氏、身次 茂氏

 再構成可能なFPGA デバイスを搭載した機器は、製品出荷後もハードウェア機能の変更・拡張・アップグレードを行うことができ、不具合が見つかった場合でもデバッグできるという長所がある。しかしながら、遠隔地にあるFPGAの再構成を行う際には、技術者や再構成に必要な機材を遠隔地に派遣しなければならず、費用や時間的な面で問題がある。そこで、我々はインターネットに接続されている機器に搭載されたFPGAを遠隔操作により再構成し、回路が正しく動作していることを検証するリモート・ロジックアナライザを開発した。これにより、技術者の派遣が困難な場所にあるデバイスも、手元の開発環境からデバッグを行うことが可能となった。
9. リードソロモンExpress
【IP】

(株)テクノクリエート 第1開発部 今野律弥氏

・スループット 1Gbps以上を実現
・可変データブロック長に対応
・チェックビットのByte数や原始多項式
・生成多項式はご要望に応じてカスタマイズが可能
10. ビタビ Decoder
【IP】

(株)テクノクリエート 第2開発部 大浪秀樹氏

・最大回線速度約67Mbpsを実現
・メモリブロック(EAB)を使用しない構成が可能
・入力ビット幅の指定により、軟判定ビタビ復号IPも対応
11. MIPS R3000互換命令セットを要素プロセッサに持つマルチプロセッサシステムIP
【IP】

三重大学 工学部 情報工学科 佐々木敬泰氏
広島市立大学 情報工学部 情報工学科 弘中哲夫氏、鈴木圭介氏

 本IPではコンテキストスイッチの際に発生するオーバーヘッドをハードウェアで低減するSSHを搭載したマルチプロセッサ環境を提供する。本IPではこのSSHを搭載しているため、従来のマルチプロセッサ環境では高速化が困難であった細粒度並列処理においても高速化が期待できる。 また、本IPでは提供されるプロセッサはMIPS R3000と完全な互換性を保っているため、Gnu C Compilerなど標準的なコンパイラを用いたソフトウェア開発が可能である。さらに、SSH を利用した高速なPthraedライブラリ、および SSH を利用しない、すなわちソフトウェアだけで実現したPthreadのライブラリを提供している。ただし、ライブラリはPthreadのサブセットとなっている。
発表内容詳細
12. SUSUBOX
【IP】

すすたわり(ハンドルネーム)

 本IPはフリーなIPであり、誰でも自由に利用できます。またその利用範囲も商用、個人利用などを問いません。またドキュメント(PDF形式)やサンプルを揃えているため、非常に簡単に利用できます。ソースは開発者の趣味で、全てViewDrawによる回路図によって記述されていますが、HDLユーザのために各IP(EDIF形式)をコンポーネントとして組み込むためのサンプルコードも提供しています。全てのソースコード、ドキュメント、サンプルはWebサイト(www.susubox.org)からダウンロード可能で、勿論、再配布も可能です。(現在GNU LGPL化を検討中)
発表内容詳細
13. i8086命令互換プロセッサ
【IP】

東海大学工学部 通信工学科 清水研究室 大山将城氏 清水尚彦氏

Intel社の8086プロセッサの命令互換プロセッサを設計しました。
8086の仕様書に記載されている動作については全て可能であるようにしました。
機能面での特徴は特に有りませんが、制御系とデータパスとの明確な切り分けによりデバック、及び機能拡張のし易い形でHDL記述を行いました。
発表内容詳細
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