Electronic Design and Solution Fair 2005
 
日本ケイデンス・デザイン・システムズ社
Cadence Design Systems, Japan
509
 
 
本社 〒222-0033
横浜市港北区新横浜3-17-6
3-17-6, Shin-Yokohama, Kohoku-ku, Yokohama 222-0033, Japan
連絡先 マーケティング本部 コーポレート・マーケティング部
Corporate Marketing
TEL:(045)475-2311
FAX:(045)471-7772
URL:http://www.cadence.co.jp/
出展物紹介 ケイデンス・デザイン・システムズ社ブースではナノメーター時代に向けたお客様の代表的な課題を解決する下記6つのソリューションを中心に、ソリューション概要をステージ・プレゼンテーションとして、ご来場者にご紹介、それぞれのソリューション・ブースでは、お客様の課題をお聞きしながら、新製品を中心とした先進的なテクノロジによる解決策について、デモを交えご説明します。
各々のソリューションに合わせた設計サービス、ケイデンスのOpen Collaborationへの取り組みについてもご紹介します。是非、ケイデンス・ブースへお立ち寄りいただけます様、お願いいたします。
 (1) Functional Verification
 (2) Low Power
 (3) テスト設計
 (4) アナログ/RF設計
 (5) Design for Yield
 (6) オーバーGHz信号設計とSiP
なお、出展者セミナー会場では、Japan CTOによる「65nm以降に向けたケイデンスの技術戦略」等、12種類のプログラムもご用意しております。詳しくは広報誌、Webをご参照、或いはケイデンス・ブースにてお問い合わせください。
出展者セミナー  
 
日本ケイデンス・デザイン・システムズ社
1月27日(木) 第9会場 (E206)  11:30 〜 12:15
Incisive機能検証プラットフォームによる検証効率向上
後藤 謙治氏 (シニア プロダクト マーケティング マネージャー)
first-silicon-successを阻害する要因の70%は機能的・論理的な誤りに起因している現状から、機能検証がますます重要になってきています。機能検証においては、検証品質の確保および検証工期・工数の削減の両立が求められますが、これらお互いに矛盾する要件を満たすためには、先進的な検証手法を統合的に取り扱えることが必須です。当セミナーでは、ケイデンスのIncisive機能検証プラットフォームを用いてどのようにこの問題を解決するかについてご説明します。
1月27日(木) 第9会場 (E206)  12:30 〜 13:15
PSLを用いたアサーションベース検証入門
後藤 謙治氏 (シニア プロダクト マーケティング マネージャー)
アサーション・ベース検証は、検証品質向上の点から注目を集めています。複雑なアサーションを記述するには、従来型の設計言語で記述することは困難であり、そのためアサーション専用言語が開発されてきました。当セミナーでは、Accellera標準およびIEEE P1850であるPSL(Property Specification Language)についてとりあげ、その言語的な特長や使用方法についてご説明します。
1月27日(木) 第9会場 (E206)  13:30 〜 14:15
Virtuosoプラットフォームが実現するRF IC・システムIC設計フロー
岸本 毅氏 (プロダクト マーケティング マネージャー)
ケイデンスはカスタム設計のMeet-in-the-Middleアプローチを実現します。
当セミナーでは、802.11ワイヤレスLANトランシーバを採用した、RF IC、及びシステムIC設計フローをご紹介します。
1月27日(木) 第11会場 (F201)  15:30 〜 16:15
65nm以降に向けたケイデンスの技術戦略
吉田 憲司氏 (Japan CTO)
高速・高機能・低電力化、新材料・プロセス技術など、LSI設計が直面する技術課題は今後ますます厳しくなります。これらの課題を克服し、短いTime to Volumeをお客様に提供するケイデンスの技術戦略についてご紹介します。
1月27日(木) 第5会場 (DM3)  16:30 〜 17:15
ケイデンスの次世代論理合成ツールRTL Compiler バージョン4.2で強化されたQoS (Quality of Silicon)と低消費電力合成
橋本 智行 氏 (カスタマーテクニカルサービス本部 Synthesisグループ AEマネージャー)
ケイデンスの新しい論理合成ツールRTL Compilerは、独自のGlobal Focused Mappingアルゴリズムを採用しており、数メガ・ゲート・クラスの大規模なデザインに対し、高速に一括トップダウン合成が可能です。当セミナーでは、最新バージョン4.2で強化されたQoS (Quality of Silicon)と低消費電力合成に焦点を絞り、事例を用いてご説明します。
1月27日(木) 第9会場 (E206)  16:30 〜 17:15
歩留まり向上のためのDFM技術 1 -製造容易性と歩留まりを考慮した設計技術-
David Overhauser氏 (シニア・アーキテクト、DFM/米国ケイデンス・デザイン・システムズ社)
ナノメーター時代のLSI設計では製造上の種々の問題を考慮に入れることが不可欠です。当セミナーでは、製造を考慮した新しい物理検証技術や歩留まりを向上するために設計を最適化する技術についてご紹介します。
1月28日(金) 第7会場 (DM6)  11:30 〜 12:15
ケイデンスのアナログ/ミックスシグナル自動化設計環境の現状と展望
佐藤 伸久 氏 (アカウント営業本部 プラットフォーム・セールス・リード ディレクター)
アナログ/ミックス・シグナルICは、微細化、低電力化、高周波化等により、ますます設計の難易度が増している一方で、生産性の向上が求められています。
ケイデンスはアナログ/ミックス・シグナル回路設計の自動化に積極的に取り組んでおり、様々な自動化ツールを提供しています。当セミナーでは、これら自動化ソリューションの現状と将来展望についてご紹介します。
1月28日(金) 第7会場 (DM6)  12:30 〜 13:15
PSLを用いたアサーション検証入門
後藤 謙治氏 (シニア プロダクト マーケティング マネージャー)
アサーションベース検証は、検証品質の向上の点から注目を集めています。複雑なアサーションを記述するには、従来型の設計言語で記述することは困難であり、そのためアサーション専用言語が開発されてきました。当セミナーでは、Accellera標準およびIEEE P1850であるPSL(Property Specification Language)について取り上げ、その言語的な特長や使用方法についてご説明します。
1月28日(金) 第9会場 (E206)  13:30 〜 14:15
歩留まり向上のためのDFM技術 2
-最新RET技術とリソグラフィを考慮した設計技術-

Jason Sweis氏 (プロダクト・エンジニアリング・マネージャー、DFM R&D/米国ケイデンス・デザイン・システムズ社)
微細化のレベルが光波長より短くなるナノメーター時代では、OPCや移相シフトなどRET(超解像度)技術が不可欠です。当セミナーではASML社の最先端RET技術とともに、これをケイデンス環境に統合した新しいDFMソリューションをご紹介します。
1月28日(金) 第7会場 (DM6)  14:30 〜 15:15
デジタル設計ソリューションEncounter Platform
-Low Power、DFMへの取り組み-

田中 厚 氏 (プロダクト マーケティング ディレクター)
当セミナーでは、ケイデンスのナノメーター対応デジタル設計ソリューションEncounter Platformの概要をご説明し、昨今の設計において問題になっている低消費電力設計、DFM(Design For Manufacturability)対応などに関し、その課題を整理し、Encounterによる解決策をご説明します。
1月28日(金) 第7会場 (DM6)  15:30 〜 16:15
GbpsオーバーのシリアルIOモデリングと、IO のドライビングフォースの最適化
益子 行雄 氏 (シニア プロダクト マーケティング マネージャー)
GHz時代のシステム伝送路シミュレーションにおける、IOセルのモデリング技術と高速IOのシミュレーション事例をご紹介します。IBISをベースにして複雑なIOをモデル化するMacroModelビヘイビアは、Silicon-Package-Boardを接続する重要な技術です。
1月28日(金) 第7会場 (DM6)  16:30 〜 17:15
ケイデンスのテストソリューションEncounter Test
-ディレイテスト、パターン圧縮、歩留向上のための故障解析-

安井 孝史氏 (カスタマーテクニカルサービス本部 AEディレクター)
ナノメーター時代に入り、新しい素材やデザイン・ルールの微細化によって、遅延等今までにない要因によるチップ不良が頻繁に発生しています。当セミナーでは、遅延を考慮した故障を効率的に発見するためのテスト・パターン発生技術(delay test)、増加したパターンを圧縮する技術、そしてチップの故障データから欠陥箇所を特定する故障解析技術、さらに歩留まり向上を目的としたウェハー上の複数チップの故障解析結果を統計解析する新技術についてご説明します。




 



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