Electronic Design and Solution Fair 2005
 
(株)図研
ZUKEN Inc.
809
 
 
本社 〒222-8585
横浜市都筑区荏田東2-25-1
2-25-1, Edahigashi, Tsuzuki-ku, Yokohama 224-8585, Japan
連絡先 SoC事業部
SoC Business Unit
TEL:(045)473-9131
FAX:(045)473-8771
E-mail:soc_marketing@zuken.co.jp
URL:http://www.zuken.co.jp/soc/
出展物紹介 Light up your job! 〜 SoC開発の厳しい道のりを明るく照らし、ゴールでの確実な成果が約束されるよう、図研のソリューションがお手伝いします。
●VUPU
 ANSI-C設計資産をRTL化するツールパッケージVUPU で、Cレベル設計手法を現実のものに。
●SpyGlass&PeriScope
 世界中の支持を集めるRTLアナライザー。新登場の日本語メッセージ表示機能やスタティックフォーマル検証機能でますますパワーアップ。
●ハードウェアデザイン&ASIC
 PCI Expressコアでラインアップも充実の図研オリジナルIP Z-core、豊富な実績のH/W設計サービス、そしてASICターンキーサービスでお客様の仕様がチップになるまで完全サポート。
●組込みソフトウェアデザイン
 マルチメディア系組込みソフトウェア開発の実績を誇る組込みソフト設計サービスと、その実績から誕生したRTPソフトウェア、Z-core RTPをご紹介。
出展者セミナー  
 
(株)図研
1月28日(金) 第1会場 (C11)  11:30 〜 12:15
ライブDEMOで実感!SpyGlassでRTLに潜む問題点を全てチェック 〜だれもがLSI設計の匠に〜
赤田 正樹氏 (SoC事業部 SpyGlass技術サポート担当)
SpyGlassは (1)非同期解析 (2)フォーマルエンジンによるCDC解析 (3)フォルトカバレッジ見積り (4)RTLとデザイン制約の整合性など、LSI設計初期段階で重要なチェックを同一ツール上で行い、非同期解析など使用頻度の高いエラーメッセージは日本語で出力されるため、TAT短縮を簡単に実現します。本セミナーではSpyGlassが実際にどのようなチェック&デバッグをするかライブで実演、その魅力を全てお見せします。
1月28日(金) 第2会場 (CM3)  13:30 〜 14:15
PCI-Express論理層IPの紹介とその検証/評価手法
安藤 弘敬氏 (SoC事業部 デザインセンター IPシステム設計課)
高速シリアルバスとして標準となりつつあるPCI Expressに早くから取組み、論理層IPを自社開発した経験と実績から、PCI ExpressのPHYやユーザI/Fへの組込み時のポイントを披露します。PCI Expressバスの特徴を熟知した上で、組込み後の論理検証、その際に陥りやすい問題点など、またFPGA実機評価やコンプライアンステスト対策、汎用チップセットとの接続性などを、評価ボード開発時の実例を交えご説明致します。
1月28日(金) 第2会場 (CM3)  14:30 〜 15:15
マルチアルゴリズム対応C言語設計プラットフォームVUPU
杉浦 義英氏 (代表取締役/パシフィック・デザイン(株))
オーディオやビデオといったマルチメディア系の開発では、複数のアルゴリズムに対応可能なプラットフォームが求められています。各種の音や絵の圧縮伸長ごとにハードウエアをバラバラと作るのはたまりません。無線や暗号も同様です。・・・この要求にVUPUはお応えします。まずはC言語設計にレベルを揃え、アルゴリズムを確定し、C言語設計の開発プラットフォームであるVUPUにマッピングすれば、それで解決です。




 



日本エレクトロニクスショー協会
phone : 03-5402-7601 FAX:03-5402-7605
http://www.jesa.or.jp
ALL Rights Reserved by Japan Electronics Show Association
当サイトはIE5.0以上、 NN4.7以上で動作確認を行っております