Electronic Design and Solution Fair 2005
 
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メンター・グラフィックス・ジャパン(株)
1月27日(木) 第1会場 (C11)  10:30 〜 11:15
G.729音声符号化アルゴリズムのソフトとハードによるパフォーマンス改善事例
柴下 哲氏 (フィールドマーケティング部 SoC設計検証グループ シニアマネージャー)
設計対象アルゴリズムをソフトとハードで実現する場合、機能分担や性能改善に手法が多い為に最適な方法を探究するには時間がかかります。ここでは表題のアルゴリズムをキャッシュのon/off、コンパイラの最適化スイッチ、インライン展開、アンロール等のソフト最適化手法や、パフォーマンスボトルネック箇所のハード化等で最適化した結果をご説明し、さらにEDAツールを用いてこれらの作業を2人・週で実現した工程をご紹介します。
1月27日(木) 第1会場 (C11)  11:30 〜 12:15
メンター・グラフィックスのAMSツールのご紹介
上田 雅生氏 (EDAソリューション2部 シニアアプリケーションエンジニア)
業界標準となるアナログミックスドシミュレーターのADVANCE-MSをコアとしたAMSプロダクトのアップデートと、過去一年間のバージョンで検証効率を向上する新機能を事例を含めてご紹介いたします。
1月27日(木) 第2会場 (CM3)  14:30 〜 15:15
メンター・グラフィックス IPコア 2005年モデル (高速シリアル通信シリーズ)
白田 善久氏 (EDAソリューション1部 IP担当)
メンターIP製品の中核となる高速シリアル通信系IPの2005年モデルのご紹介。PC周辺の高速I/Fとして注目されているPCI-Express及びシリアルATAを始め、PC周辺I/Fから低消費電力化をタ—ゲットにした民生機器まで範囲を拡げつつあるUSB2.0 On-The-Go、より高速/広範囲に用途が拡大されているEthernet-MACに至るまで、その新規機能及び高信頼性についてご説明します。
1月27日(木) 第1会場 (C11)  16:30 〜 17:15
レイアウト検証ツールCalibre DRC/LVSの最新動向
上野 幸治氏 (EDAソリューション2部 シニアアプリケーションエンジニア)
90nmプロセス以降、デザインルールの増加・複雑化がより顕著になり、検証ツールへの要求も厳しいものとなっております。このセミナーでは、Calibre DRC/LVS の最新動向をご紹介します。
1月27日(木) 第8会場 (E204)  16:30 〜 17:15
アーキテクチャ・エクスポラレーション Catapult-C
榎戸 芽久氏 (EDAソリューション2部 アプリケーションエンジニア)
C言語の記述からRTLを得るというプロセスが、もし単純に「合成」と呼べるものであるならば、そのツールが扱うべき抽象度におけるメリットは最小限と言わざるを得ません。抽象度を上げることで差別化を図るのであれば、アルゴリズムとアーキテクチャという異なるドメインを橋渡しするソリューションが必要です。最速の検証モデルから、自信をもってベストと言えるRTLアーキテクチャを最短時間で得る方法について解説します。
1月28日(金) 第10会場 (F202)  10:30 〜 11:15
PCB設計におけるFPGAとのコラボレーション
久島 憲司氏 (システム営業部 システムデザイングループ マネージャー)
FPGAの大容量・多ピンの勢い止まらず、それによるFPGAのPCBレイアウト実装設計段階でのイタレーションに悩まされている設計者は増加の一途です。このセッションではシステムレベルにおけるFPGAのI/O設計手法と、最近のGHz帯における伝送路シミュレーション手法を交えてメンターのソリューションをご紹介します。
1月28日(金) 第10会場 (F202)  11:30 〜 12:15
メンター・グラフィックスと0-In によるスケーラブル・ベリフィケーション手法の解説
三橋 明城男氏 (フィールドマーケティング部 テクニカル・マーケティング・グループ HDL シニアマネージャー)
メンターのスケーラブル・ベリフィケーションは、SystemVerilogやPSL、VHDL、SystemCなどの設計、検証言語をすべてサポートします。ここに、0-Inが得意としてきたアサーションによる検証手法を加えることで、検証の網羅性、完全性が向上します。さらにダイナミック検証、スタティック検証、そしてハイブリッド型検証により、スケーラブルでかつ包括的な機能カバレッジを実現します。このセッションでは業界最先端の検証メソドロジについて解説します。
1月28日(金) 第7会場 (DM6)  13:30 〜 14:15
ナノメータ対応 Design-to-Siliconプラットフォーム Calibreのご紹介
丁子 和之氏 (EDAソリューション2部 シニアアプリケーションエンジニア)
ナノメータ時代に要求されるレイアウト検証からマスクデータ生成まで、Calibreの階層エンジンをベースとした様々な手法をDFM(Design for Manufacturing)を交えてご紹介します。
1月28日(金) 第9会場 (E206)  14:30 〜 15:15
レイアウト寄生素子抽出ツールCalibre xRC/xLのご紹介
矢部 隆氏 (EDAソリューション1部 シニアアプリケーションエンジニア)
ナノメータ世代では、以前は必要とされなかった様々なモデリングアプローチが要求されます。また、設計の複雑化・多様化に対応するにはシミュレーションとの親和性が高く、多様な解析手法に対応できるレイアウト抽出ソリューションが不可欠です。Calibre xRCはこのような課題に対し、業界標準Calibre階層エンジンを抽出に応用し、シリコンからのフィードバックをもとに確立されたナノメータプロセスモデリングにより解決します。
1月28日(金) 第6会場 (DM4)  15:30 〜 16:15
シミュレータによる検証環境からエミュレータ環境へのスムーズな移行、C/SystemC 環境でのエミュレータの適応など最新エミュレーション環境の紹介
草野 敦雄氏 (エミュレータ営業部 技術営業グループ マネージャー)
VStationTBXの柔軟で強力な検証環境はエミュレータVStationによる大規模デザインに対する高速検証をさらに加速します。新たに開発したHDLビヘイビアコンパイラ、RTLコンパイラ、DPIベースのトランザクションインタフェース、第3世代のCo-modelingなど先進の技術がそれを可能にしています。
1月28日(金) 第9会場 (E206)  15:30 〜 16:15
ナノメータにおけるDFTソリューション
坂尻 達雄氏 (EDAソリューション2部 シニアアプリケーションエンジニア)
130nm以下のプロセス・テクノロジでは、テスト品質と出荷テストにおける懸案として新しい故障モデルの問題が急浮上しています。このセッションでは、DFTプロダクトのアップデート、出荷の計画を遅らせることなくナノメータにおける高品質のテスト手法としてのAt-SpeedテストとBridging defects(配線ショート)、テストパターンの圧縮、故障解析、エンベデットメモリテストについてご説明します。
1月28日(金) 第6会場 (DM4)  16:30 〜 17:15
Nuclues組込みソフトウェアソリューション
高橋 高弘氏 (アクセラレイテッド・テクノロジー事業部・エンジニアリングマネージャー)
アクセラレイテッド・テクノロジーは、メンターの組込みシステム事業部として、高品質で信頼性の高いソースコード提供、ロイヤリティ不要RTOSやミドルウェアをはじめ、モデリングツール、プロトタイピングツール、開発ツールなどを提供しています。これら組込み製品について、応用例を交えながら使用法、利点等ご紹介します。

ラティスセミコンダクター(株)
1月27日(木) 第5会場 (DM3)  12:30 〜 13:15
汎用低価格シリアル・フラッシュメモリによるFPGAのコンフィギュレーション
Rich Ford氏 (Sr. Manager of FAE / Lattice Semiconductor Corp.)
1月27日(木) 第4会場 (DM2)  15:30 〜 16:15
外付け部品を一切使わないクロックネットワークの設計
Jock Tomlinson氏 (VP of Application / Lattice Semiconductor Corp.)
1月28日(金) 第2会場 (CM3)  11:30 〜 12:15
低価格 ラティス ECP FPGA への DSP機能の実装
Jock Tomlinson 氏 (VP of Application / Lattice Semiconductor Corp.)


 
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