半導体・システム設計ソリューションの業界を代表する展示会です。
  Electronic Design and Solution Fair 2006
2006年1月26日27日 パシフィコ横浜
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システム・デザイン・フォーラム2006
 
日  時: 1月27日(金)10:00〜12:00 / 13:30〜15:30
場  所: パシフィコ横浜 アネックスホール
聴 講 料: 2セッション受講券 2,000円(消費税込み)
1セッション受講券 1,600円(消費税込み)
定  員: 200名/セッション
主  催: 社団法人 電子情報技術産業協会 EDA技術専門委員会
協  賛: Accellera、OSCI
申込方法: 事前登録申込は終了いたしました。
 
※システム・デザイン・フォーラム2006の
予稿集(講演資料)を1部2000円にてご提供いたします。
ご希望の方は右記お申込書をダウンロードしていただき、
システム・デザイン・フォーラム事務局までお申し込みください。
申込書
(12.6kb)


ご 挨 拶:
社団法人 電子情報技術産業協会(JEITA)EDA技術専門委員会では、委員会活動の一環として最新EDA技術の業界内への普及促進活動を行っています。 本フォーラムでは、年々増大する設計規模と限られた設計リソースからくる設計クライシス解決の有力手段のひとつである、上流設計言語、SystemCとSystemVerilogに関して、その標準化動向の紹介、チュートリアル、設計適用事例の発表を行います。 両言語の最新状況の把握、議論の場として、お役に立つものと確信いたします。
齋藤 茂美(EDA技術専門委員会 / ソニー)


セッション1:(10:00〜12:00) 

テーマ:SystemVerilogユーザフォーラム2006
概要:SystemVerilogはVerilog HDL(IEEE Std 1364)後継の次世代の設計(実装)/検証用言語として注目を集めており、IEEEにおいても2005年11月にIEEE Std 1800として標準化されました。本セッションではSystemVerilogの標準化を進めているIEEEのメンバーを招き、IEEE標準化およびUSでの利用状況について解説します。次にJEITA SystemVerilog タスクグループのメンバーがユーザの立場でまとめたSystemVerilog アサーションに関する言語チュ―トリアルを行います。また、SystemVerilogを利用した最新の設計検証事例を紹介します。

司会:浜口 加寿美 氏 (松下電器産業(株))
  1. Dennis Brophy氏(Accellera): SystemVerilog標準化アップデート
  2. JEITA SystemVerilo タスクグループ 杉江 誠 氏((株)図研):SystemVerilog アサーション言語チュートリアル
  3. 湯井 丈晴氏((株)沖ネットワークエルエスアイ):Verilogとの比較 〜 デザインに与えるインパクト
*Session1聴講者には昼食をご用意しています

セッション2:(13:30〜15:30) 

テーマ:SystemCユーザフォーラム2006
概要:SystemCはC言語ベースのシステムレベル設計言語として既に業界標準として幅広く利用されています。また、IEEEにおいても2005年12月にIEEE Std 1666-2005として標準化されました。本セッションではSystemC標準化を進めているOSCIのメンバーを招き、IEEE標準化状況およびロードマップについて解説していただきます。次にJEITA SystemCタスクグループのメンバーが、現在のSystemCの技術動向とその中でSystemC v2.1で追加された機能や互換性等について説明いたします。また、各社よりSystemCを利用した最新の実践的設計事例を紹介します。

司会:長谷川 隆 氏 (富士通)
  1. Mike Meredith 氏(OSCI):IEEE標準化状況およびロードマップ
  2. JEITA SystemC タスクグループ 後藤 和永 氏(NECエレクトロニクス(株)):SystemC v2.1での新規機能とTLM動向
  3. 岡田 敦彦 氏(沖電気工業(株)):動作合成によるサウンドLSIの設計事例
  4. 菊川 信吾 氏((株)東芝 デジタルメディアネットワーク社):動作合成の画像処理回路への設計適用事例

プログラムには変更が生じる場合がありますので、あらかじめご了承ください。




 
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