Electronic Design and Solution Fair 2006
 
(株)半導体理工学研究センター
Semiconductor Technology Academic Research Center (STARC)
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本社 〒222-0033
神奈川県横浜市港北区新横浜三丁目17番地2 友泉新横浜ビル 6階
6F Yusen Shin Yokohama Bldg. 17-2, Shin Yokohama 3-chome, Kohoku-ku, Yokohama 222-0033, Japan
連絡先 企画部
Planning Department
TEL:(045)478-3300
FAX:(045)478-3310
E-mail:info_2005@starc.or.jp
URL:http://www.starc.jp
出展物紹介 (1)SoC設計技術開発紹介
190nm世代の高効率設計メソドロジV2.5(設計TAT削減強化対応)および
V3.0(設計マージン削減強化対応:2006年3月末リリース予定)を中心としたデモおよびプレゼンテーション
2DSM時代のテスト品質向上を目指す新しいテスト技術に関する展示とPCによ
る説明
3ハードウェア/ソフトウェア協調検証の高速化技術の開発と製品化の紹介・展示
4IP再利用容易化など技術標準化に向けた取り組みの紹介・展示
(2)国内半導体業界初の90nmシャトル試作サービスに関する展示とプレゼンテーション
出展者セミナー  
 
(株)半導体理工学研究センター
1月26日(木) 第11会場 (F201)  13:30 〜 14:15
『最先端SoC開発に活用が進む最新設計技術』
札抜 宣夫 氏/西口信行 氏/古井 芳春 氏/大野 康宣氏 (執行役員 企画部長/執行役員 開発第1部長/開発第2部 IP 技術開発室長/IP開発部 SoCプラットフォーム推進グループ)
国内半導体11社と共同開発した最新設計技術とその標準化活動等を紹介
STARC活動概要
LSI設計効率を飛躍的に向上させる設計メソドロジ(STARCAD-21)の最新状況
IP再利用容易化に向けた取り組みの現状
90nm世代に向けたスターシャトルの活用法




 



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