Electronic Design and Solution Fair 2006
 
日本ケイデンス・デザイン・システムズ社
Cadence Design Systems, Japan
004
 
 
本社 横浜市港北区新横浜3-17-6
3-17-6 Shin-Yokohama,Kohoku-ku,Yokohama
連絡先 マーケティング本部コーポレート・マーケティング部
Corporate Marketing,Japan Marketing
TEL:(045)475-2311
FAX:(045)471-7772
E-mail:cdsj_info@cadence.com
URL:http://www.cadence.co.jp
出展物紹介 ケイデンス・デザイン・システムズ社ブースでは、5つのソリューションを中心に、ケイデンスのキット戦略を含めたソリューション概要をステージ・プレゼンテーションとしてご紹介、それぞれのソリューション・ブースでは、新製品、新機能を中心とした先進テクノロジをデモを交え、ご紹介します。各ソリューションに合わせた設計サービス、パートナーとのアライアンス、OpenAccessやX Initiative等の標準化活動についてもご紹介します。是非、ケイデンス・ブースへお立ち寄りいただけます様、お願いいたします。
<出展ソリューション>
(1)Advancedデジタル設計
(2)Advanced機能検証
(3)DFM
(4)Advancedアナログ/RF設計
(5)オーバーGHz PCB & SiP設計
なお、出展者セミナーでは、Japan CTOによる「ケイデンスの2006年技術戦略と最新技術」等、12種類のプログラムもご用意しております。詳しくはケイデンス・ブースにてお問い合わせください。
当ブースは、イノテック(株)との共同出展です。
出展者セミナー  
 
日本ケイデンス・デザイン・システムズ社
1月26日(木) 第10会場 (F202)  11:30 〜 12:15
ケイデンスの2006年技術戦略と最新技術
吉田 憲司氏 (CTO)
微細化、大規模・高速・低電力化、ミックス・シグナル・RF、DFM・DFY、パッケージ・ボードなど、設計技術の課題はますます高度化しています。また、グローバル化による競争激化とアプリケーションの多様化に応じて、お客様のニーズも多様化・高度化の一途をたどっています。当講演ではこのような多様化するカスタマ・ニーズに対応するためのケイデンスの2006年技術戦略と最新の主な技術・ソリューションについてご紹介します。
1月26日(木) 第9会場 (E206)  12:30 〜 13:15
RTL Compiler を使用した、フロントエンドデザインを成功に導くキーポイント
井上 恒司氏 (カスタマーテクニカルサービス本部 プリンシパルAE)
フロントエンドにおける品質と効率がプロジェクト全体に大きな影響を及ぼすため、フロントエンド工程はますます重要になってきています。当セミナーでは特にフロントエンド・デザインでキーとなる、RTL のコーディング、強力な論理合成、解析のテクニックのエッセンスを凝縮して説明します。RTL Compiler により、クリティカルパスを単にスラックの値だけで判断することなく、真のクリティカルパスの箇所と原因を正確に特定することが可能です。
1月26日(木) 第9会場 (E206)  13:30 〜 14:15
VPA(Verification Process Automation)による機能検証における品質と工期の両立
後藤 謙治氏 (マーケティング本部 プロダクトマーケティング部 シニア・プロダクト・マーケティング・マネージャー)
工数削減と不具合削減を両立させるという困難なチャレンジに対しては、現状の方法論の延長線上では不可能です。機能検証をプロジェクトとして見た時、Plan-Do-Check-Actサイクルを複数実施します。従来は、シミュレーション実行などのDoプロセスのみに着目して自動化・効率化してきましたが、PlanやCheck、Actも含めたPDCAサイクル全体の最適化が不可欠です。当セッションでは、検証の進捗・達成度を定量的に示すことのできるメトリックスを使用することでPDCAサイクルの最適化を行なうVPA(Verification Process Automation)についてご説明します。
1月26日(木) 第9会場 (E206)  14:30 〜 15:15
Complete Assertion-Based Verification (ABV)による機能検証漏れの削減
後藤 謙治氏 (マーケティング本部 プロダクトマーケティング部 シニア・プロダクト・マーケティング・マネージャー)
Assertion-Based Verification(ABV)は、機能検証における効率化および品質向上に大変効果ある手法であると認知されてきています。一方、機能設計・検証フローは複雑度などに応じて複数の検証プロセスから構成されており、それぞれの検証プロセスごとに最適なツールや方法論を使用していますが、このような様々なツール・方法論を通して使用できるCompleteABVが近年注目を集めています。当セッションでは、このCompleteABVについてご説明します。
1月26日(木) 第9会場 (E206)  15:30 〜 16:15
ケイデンスのLSI機能検証受託サービスによる透明性の高い第三者検証を実現
夏井 聡氏 (ベリフィケーションAEジャパン / セールスAEディレクター)
LSIの高機能化・大規模化が進み、検証作業の負荷が大きくなる中、ケイデンスはフォーマル検証やトランザクション・レベル・モデリング、ランダムテストパターン生成等の技術をIncisiveFamilyを通じて提供しておりますが、この度LSI機能検証の受託サービスを開始いたします。検証ガイドラインを検証コンサルタントと策定、公開することにより、最新技術を適用した透明性の高い第三者検証をご提供します。
1月26日(木) 第9会場 (E206)  16:30 〜 17:15
ケイデンスの次世代アナログ/ミックスシグナル設計環境 
佐藤 伸久氏 (アカウント営業本部 プラットフォーム・セールス・リード ディレクター)
業界標準としてアナログ/ミックスシグナル分野で多くの実績を持つケイデンスのDesign Framework II設計環境が、来るべきアナログ微細化設計に備えてさらなる進化を遂げます。当セッションでは標準化データベースOpenAccessを採用した次期バージョンIC6.1.0の概要ならびにケイデンスの今後の設計環境開発の取り組みについてご紹介します。
1月27日(金) 第7会場 (DM6)  11:30 〜 12:15
Conformal Constraint Designer(CCD)を用いたタイミング制約の自動生成によるタイミング・クロージャの早期化
後藤 謙治氏 (マーケティング本部 プロダクトマーケティング部 シニア・プロダクト・マーケティング・マネージャー)
Conformal Constraint Designer(CCD)は、タイミング制約の検証や生成を行なう最新ツールです。現在のIPを多用する設計においては、IPではあらかじめ与えられるタイミング制約を検証し、新規設計部分ではタイミング制約を自動生成するというような、タイミング制約の検証と生成の両面の機能を持つツールを用いて、無駄な制約の刈り取りによるタイミング・クロージャの早期化や、制約指定抜け防止によるタイミング起因の機能不具合削減をすることが求められています。当セッションでは、CCDの新機能であるタイミング制約の自動生成についてご説明し、タイミング制約検証機能と併せた実用的なタイミング設計手法についてご紹介します。
1月27日(金) 第9会場 (E206)  12:30 〜 13:15
RTL Compiler を使用した、フロントエンドデザインを成功に導くキーポイント
井上 恒司氏 (カスタマーテクニカルサービス本部 プリンシパルAE)
フロントエンドにおける品質と効率がプロジェクト全体に大きな影響を及ぼすため、フロントエンド工程はますます重要になってきています。当セミナーでは特にフロントエンド・デザインでキーとなる、RTL のコーディング、強力な論理合成、解析のテクニックのエッセンスを凝縮して説明します。RTL Compiler により、クリティカルパスを単にスラックの値だけで判断することなく、真のクリティカルパスの箇所と原因を正確に特定することが可能です。
1月27日(金) 第9会場 (E206)  13:30 〜 14:15
QoS(Quality of Silicon)を向上させるデジタル・インプリメンテーション設計システム:Encounterプラットホーム
田中 厚氏 (マーケティング本部 プロダクトマーケティング部 ディレクター)
当セッションでは、ケイデンスのデジタル・インプリメンテーション設計システムEncounterプラットホームの概要をご紹介した上で、タイミング、面積、パワーなどQoS(Quality of Silicon)の向上、設計TAT(Turn Around Time)改善、そして90NM、65NMなど最先端プロセスにおける歩留まりを向上させるための新しい機能についてご紹介いたします。
1月27日(金) 第9会場 (E206)  14:30 〜 15:15
ケイデンスの新物理検証システム、PVSにおけるチャレンジ
梁川 雅晴氏 (アカウント営業本部 技術営業部 CIC-BEグループ スタッフセールスAE)
90nm以降の最先端デバイスに対し、物理検証における時間は飛躍的に増大し、time to marketにも影響を及ぼしてまいりました。従来の検証方法ではまいりました。これら複雑な設計ルールと多大なデータを効果的に処理することは難しくなっています。ケイデンスは斬新なアプローチにより、新たな検証システムを提供いたします。この新検証システムにより、検証ルール簡易化とコストパーフォーマンスの高いスケーラブルな分散処理が可能となります。
1月27日(金) 第9会場 (E206)  15:30 〜 16:15
65nm以降のリソグラフィを考慮したDFM設計手法
安倍 慈久仁氏 (DFMセールスジャパン シニアAEマネージャ)
65nm以降、従来のデザインルールを介したIC設計部門と製造部門間のコミュニケーションでは、設計、製造が困難になってきました。微細化が進んだために複雑化したRETマスクと製造環境(hyperNA(>1.0)や変形照明光学系)に対応し、時間的コスト的な制約の下、最大限の歩留まりを得るための解決策として、ケイデンスは設計・製造部門間でシームレスに共有できる、process model file(PMF)を用いた、実用的なコミュニケーションプラットフォームをご紹介します。
1月27日(金) 第9会場 (E206)  16:30 〜 17:15
Allegro Platform 15.5.1 新機能のご紹介とFront to Back のBoard Design ソリューション
益子 行雄氏 (マーケティング本部 プロダクト・マーケティング部 シニア・プロダクト・マーケティング・マネージャー)
High Speedに対応する要件としては、IBIS4.1への対応と、Time DomainのVoltage Ripple表示、Spectre engineのWindows サポートなど。さらにIC PackageではOpen Access 2.2のサポートなどがあります。解析及びフィジカル設計の新機能紹介とともに、Allegro Platform全体の構成をソリューション・フローでご説明します。




 



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