Electronic Design and Solution Fair 2006
 
日本シノプシス(株)
Nihon Synopsys Co., Ltd.
904
 
 
本社 〒140-0014
東京都品川区大井1-28-1 住友不動産大井町駅前ビル
Sumitomo Fudosan Oimachi Ekimae Bldg., 1-28-1, Oi, Shinagawa-ku, Tokyo 140-0014, Japan
連絡先 フィールド・マーケティング・グループ
Field Marketing Group
TEL:(03)5746-1780
FAX:(03)5746-1781
E-mail:mkg_info@synopsys.co.jp
URL:http://www.synopsys.co.jp
出展物紹介 シノプシスのソリューションは「設計フロー各ステップに潜む課題を克服する必須テクノロジを完全網羅(complete)→それぞれの課題の克服プロセスで相互に高い相関性を確保(correlated)→設計フローを通じてそれらをコンカレントに実行できるソリューション(concurrent)」へと高速進化を遂げました。90nmそして65nm以降に待ち受ける最終ゴールはTime to Result + Quality of Result + Cost of Resultです。シノプシスのTechnology Leadership & Productivity Leadershipをご確認ください。
スイート・デモの当日受付も承っています。是非ブースにお立ち寄りください。

<Galaxyデザイン・プラットフォーム>
デザイン収束(エリア/タイミング/SI/パワー/テスト)、サインオフ(STA/SI/RC)、Design for Yieldを実現。
<Discoveryベリフィケーション・プラットフォーム>
バグ根絶検証環境(SLD/マルチ言語/アサーション/検証用IP/カバレッジ/テストベンチ/フォーマル検証/AMS)を実現。
<Design for Manufacturingソリューション>
先進のDesign for Printability & Manufacturability (OPC/PSM/LRC/フラクチャリング/TCAD/マスク検証)を実現。
出展者セミナー  
 
日本シノプシス(株)
1月27日(金) 第11会場 (F201)  15:30 〜 16:15
Verification Methodology Manual for SystemVerilogのご紹介
提供会社名:シノプシス/ARM
協賛会社名:STARC

赤星 博輝氏 (工学博士・チーフエンジニア / (株)ロジック・リサーチ)
複雑・長期化する検証に対応するには、検証手法の大きな変革が必要です。SystemVerilogとVerification Methodology Manual(VMM)の活用により、この大変革を実現できます。VMMを使うことで、広い範囲の検証を効率よく行い、再利用性を向上させ、カバレッジによる検証状況の確認ができるようになります。今回はVMMの概要の説明、及び、その普及のポイントについてご紹介いたします。




 



日本エレクトロニクスショー協会
phone : 03-5402-7601 FAX:03-5402-7605
http://www.jesa.or.jp
ALL Rights Reserved by Japan Electronics Show Association
当サイトはIE5.0以上、 NN4.7以上で動作確認を行っております