半導体・システム設計ソリューションの業界を代表する展示会です。
  Electronic Design and Solution Fair 2006
2006年1月26日27日 パシフィコ横浜
ホーム EDSFairについて 出展者情報 コンファレンス情報 特別企画 ご意見・ご要望
HOME > 出展者情報 > 出展者セミナー検索

出展者セミナー検索
 
聴講料 無料
参加申込 不要(先着順)
 
セミナー検索条件を選択して下さい。
■日付から選択 全ての日時を選択 1月26日(木) 1月27日(金)
■時間帯から選択
■出展取扱品目から選択
※Ctrlボタンで
複数選択が可能です
※全てを選択する以外は
└のある項目から選択して下さい。
■フリーワード入力
 
■出展者名から検索
※Ctrlボタンで
複数選択が可能です

セミナー検索結果一覧
検索条件>>
日付: 全ての日時を選択   時間帯: 全てを選択   出展者名: 全てを選択
※出展社名50音順で表示します
 
アーチプロデザインオートメーションインク
1月26日(木) 第4会場 (DM2)  15:30 〜 16:15
インテル/ARMと組んだMulti-Voltage設計の為の世界初のRTLレベルPower Management Simulator:MVSIMのご紹介
Srikanth Jadcherla氏 (Founder & CTO)
パワーマネジメントはClock Gatingのみではできません, 設計開発者はVoltage IslandsとDynamic Voltage Scalingを利用し、SoC内部の漏れ電流や動的なVoltage変動をコントロールする必要があります。このようなチップの設計開発フローはマニュアル的で、有効な検証手段は存在せずエラーを頻繁に引き起こしがちです。結果、マスク生成時の修正・変更に要するコストや市場投入の遅れに伴う損失が巨額になります。本セミナーでは、Multi-Voltage IslandsとDynamic Voltage Scalingの仕様・検証と設計手法等、当社の強力なソリューションを紹介します。
1月27日(金) 第3会場 (DM1)  10:30 〜 11:15
インテル/ARMと組んだMulti-Voltage設計の為の世界初のRTLレベルPower Management Simulator:MVSIMのご紹介
Srikanth Jadcherla氏 (Founder & CTO)
パワーマネジメントはClock Gatingのみではできません, 設計開発者はVoltage IslandsとDynamic Voltage Scalingを利用し、SoC内部の漏れ電流や動的なVoltage変動をコントロールする必要があります。このようなチップの設計開発フローはマニュアル的で、有効な検証手段は存在せずエラーを頻繁に引き起こしがちです。結果、マスク生成時の修正・変更に要するコストや市場投入の遅れに伴う損失が巨額になります。本セミナーでは、Multi-Voltage IslandsとDynamic Voltage Scalingの仕様・検証と設計手法等、当社の強力なソリューションを紹介します。

アーム(株)
1月27日(金) 第11会場 (F201)  15:30 〜 16:15
Verification Methodology Manual for SystemVerilogのご紹介
提供会社名:シノプシス/ARM
協賛会社名:STARC

赤星 博輝氏 (工学博士・チーフエンジニア / (株)ロジック・リサーチ)
複雑・長期化する検証に対応するには、検証手法の大きな変革が必要です。SystemVerilogとVerification Methodology Manual(VMM)の活用により、この大変革を実現できます。VMMを使うことで、広い範囲の検証を効率よく行い、再利用性を向上させ、カバレッジによる検証状況の確認ができるようになります。今回はVMMの概要の説明、及び、その普及のポイントについてご紹介いたします。

アジレント・テクノロジー(株)
1月27日(金) 第5会場 (DM3)  15:30 〜 16:15
ADSを用いた差動デバイスの最適な測定手法
明石 芳雄氏 (テクニカル・デザイン・コンサルティング グループ)
シグナル・インテグリティー問題が深刻化する今日、差動デバイス測定時に実装する冶具の特性を取り除いた解析が不可欠になります。
差動デバイスを実装する冶具には、給電線路間の結合があり、これを取り除くために、ディエンベッド手法が用いることができます。 しかし、冶具の特性を予め求めておく必要があり、従来これは困難でした。本手法では、TRLキャリブレーションを応用することにより測定冶具の特性を含まない真のデバイス特性を正確に得ることができます

Azuro, Inc. [新興ベンダーパビリオン]
1月26日(木) 第6会場 (DM4)  10:30 〜 11:15
最先端アナログ/RF検証
Ravi Subramanian氏 (President and CEO)
アナログ/RF回路検証の誤り、精度不足はシリコンのリスピンと量産の遅れを招く主要な原因の一つです。チップに占めるアナログ/RF回路の割合が増える中、包括的、高速かつ高精度なアナログ/RF検証は非常に重要です。本セミナーでは、Berkeley Design Automationの開発したシリコン精度の解析エンジンについて紹介します。同社の最初の製品PLL Noise Analyzerは同社独自のStochastic Nonlinear Engine?技術を使用したもので、業界で唯一、PLL全体等の回路の非線形、時変な動作の雑音解析をトランジスタレベルで迅速かつ高精度に行うことができるツールです。

アトレンタ(株)
1月26日(木) 第9会場 (E206)  10:30 〜 11:15
Atrenta Predictive Development
ビルベーカー氏 (代表取締役社長)
Atreta社独自のPredictive development technologyは通常, 合成、検証、配置配線工程で発生しうる問題点を素早く予見し、回避することを可能にします。本セミナーでは、RTLチェック、非同期、テスト、低消費電力対策、設計制約、RTLプロトタイピングなど、設計の様々な局面を強力にサポートするAtrenta社のテクノロジー、製品群、それらの使用効果について紹介させていただきます。
1月26日(木) 第6会場 (DM4)  12:30 〜 13:15
Clocksチュートリアル
谷川 寛(たにがわ ゆたか) 氏 (シニアアプリケーションエンジニア)
非同期リセットや非同期クロック間データ転送の扱いは、今日のチップ設計でますます重大な問題になってきています。このチュートリアルでは最も一般的な問題を議論し、Atrenta社のテクノロジを使ってどのようにこれらの問題点を予見し、どのように解決するかをご覧いただきます。
1月26日(木) 第6会場 (DM4)  16:30 〜 17:15
Constraintsチュートリアル
八重樫 靖(やえがし おさむ) 氏 (シニアアプリケーションエンジニア)
SOCデザインの複雑さがますにつれ、タイミング制約や合成制約の作成、維持、検証は大変困難になってきています。Atrenta社の新しいテクノロジでは、設計制約のチェック、制約テンプレートの生成、複数の下位ブロック制約のマージなどに加え、フォルスパス、マルチサイクルパス制約の生成や検証なども可能です。このチュートリアルでは実際にツールを使用しデバッグをする様子をご覧いただきます。
1月27日(金) 第1会場 (C11)  10:30 〜 11:15
DFTチュートリアル
Ralph Marlett氏 (Product Director/Atrenta Inc.)
今日の数百万ゲートの大規模デザインでは、RTL設計者も自身が作成したRTLがテスト可能で あることを保証する必要性が出てきています。このチュートリアルではRTLでの一般的なテスタビリティの問題点を紹介し、Atrenta社のDFT技術を使用してどのようにデバッグし、解決するのかをご覧いただきます。
1月27日(金) 第6会場 (DM4)  16:30 〜 17:15
SystemCコードチェックチュートリアル
Martin Baynes氏 (Product Director/Atrenta Inc.)
多くの先端的な設計者や検証エンジニアは既にSystemCレベルでの設計を始めています。このチュートリアルではハイレベル合成や検証のためのSystemCレベルのコーディングスタイルチェックを紹介します。Atrenta社の新製品1Team:Systemを使用してSystemCコードチェックのデバッグを実際にご覧いただきます。

アンソフト・ジャパン(株)
1月27日(金) 第1会場 (C11)  12:30 〜 13:15
Ansoft Multi-Domain Simulator/EM Simulatorによる高精度IC設計手法
中谷 彰文氏 (Marketing, Strategic Business Manager)
近年のRFIC設計は、微細パターンを用いることでより一層の小型化が図られている。またプロセスの改善により、高周波への期待が高まる。しかし、既存のDKに頼る設計では、寄生素子成分の的確な抽出が行われず、設計どおりの回路性能を出すことは困難である。ここでは、Ansoftの電磁界抽出ソフトを組み合わせ、既存の設計フローを変えずに、高精度の設計を可能にする手法を提案する。実例として、UMS・UCLAなどとの研究コラボレーションを紹介する。

(株)礎デザインオートメーション
1月26日(木) 第2会場 (CM3)  10:30 〜 11:15
SystemC/ANSI-C対応動作合成ツールDesignPrototyperと最先端FPGAボードを活用した検証評価環境のご紹介
長部 均氏 (設計コンサルタント / 有テクノレポ)
C/C++言語からハードウェアへの実装を短時間でおこなうためには、効率的に検証、評価を行うための環境の準備が必要不可欠です。
本セミナーでは、SystemCとFPGA評価ボードを活用した検証、評価環境を構築するためのキーポイント(ノウハウ)をデモンストレーションをまじえてご紹介いたします。
1月27日(金) 第2会場 (CM3)  10:30 〜 11:15
浮動小数点型変数における整数型変数を用いた固定小数点処理への変換ツールの紹介
嶋崎 等氏 (代表取締役社長)
実数演算を含むアルゴリズムをカスタムハードウェアで実現する場合、誤差を考慮しつつ演算の固定小数点化を行う必要があり、この作業は設計期間の半分以上にのぼることもある。本ツールはC言語における浮動小数点型の変数のビット幅を、本ツールのシミュレーション機能により各変数値を観測し、その情報をもとにビット幅を確定する。この変換における整数型化までの一連の処理は本ツールにより自動的に行われる。

伊藤忠テクノサイエンス(株)
1月26日(木) 第3会場 (DM1)  11:30 〜 12:15
『MatrixOne社 半導体業界向けエンタープライズプロジェクト マネージメントソリューション』
川内 裕氏 (PLM技術部)
メイトリックスワン社は、半導体業界向けに、企業プロジェクト管理の為の多面的なソリューションを提供致します。
本ソリューションにより、経営層は、半導体設計チェーン全体を通じて、設計データ管理とプロジェクト管理を統合化することで、LSI設計プロジェクトのプロセス状況を明確に認識する事が出来ます。これにより、複数の複雑なLSI設計プロジェクトを予定通り進めることができ、最適な製品品質が維持できます。
1月26日(木) 第3会場 (DM1)  14:30 〜 15:15
EVE社 超高速エミュレータ ZeBu-UF
竹内 大輔氏 (PLM技術部)
LSIの設計規模増加と複雑化が進むと共にソフトウェアの開発規模も増大しています。
設計期間を短縮するには設計初期段階でC/C++/SystemC/SystemVerilog等のテスト環境でハードウェアとソフトウェアを統合して検証することが重要です。EVE社は最新のFPGAデバイスを搭載した超高速エミュレータを提供し、上記テスト環境をトランザクションベースでの高速な仮想プロトタイピングを提供します。


 
<<前の15件 ■ 1 2 3 4 5 6 7 8 9  ■ 次の15件>>




 
ページの先頭へ戻る
| ホーム | サイトマップ | お問合せ | 出展をご検討の方へ |
出展者情報
出展者一覧
出展者セミナー検索
会場図