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  Electronic Design and Solution Fair 2006
2006年1月26日27日 パシフィコ横浜
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メンター・グラフィックス・ジャパン(株)
1月26日(木) 第10会場 (F202)  14:30 〜 15:15
PCBに於けるFPGAのI/Oプランニングと高速データ転送(GHz)設計
堀越 修氏 (システム営業部システムデザイン グループマネージャー )
昨今のシステム基板では機能こそ集積化されていますが、FPGAの多ピン化、I/O信号の高速化など、基板上での問題は複雑に高度化してきています。このセッションでは、メンター・グラフィックスのPCB設計ソリューションとしてFPGA設計とのコラボレーションによるI/OプランニングやGHz帯の高速データ転送設計における注意点(解析法)などを紹介します。
1月26日(木) 第1会場 (C11)  15:30 〜 16:15
C/C++によるHigh-Speedアルゴリズムのハードウェア設計
栗林雄秀氏 (HDLプロダクト・フォーカス・セールスグループ コンサルタント)
C/C++アルゴリズムレベルでのシンセシス手法は、すでに確立された手法です。TATを急激に短縮するだけでなく、多様なアプリケーションへの対応が計られています。High-Speedアルゴリズムのハードウェア設計における、高速な乗算器やメモリアクセスなどのアーキテクチャの検討、デザインが秘めているパフォーマンスを最大限に引き出す方法、ならびにSoC/FPGA設計で最も苦労するタイミング収束までの一連の手法をご紹介します。
1月26日(木) 第1会場 (C11)  16:30 〜 17:15
メンター・グラフィックスのANSI-C/C++, SystemCのための統合開発環境のご紹介
山口 克氏 (EDAソリューション2部 AEマネージャー)
この開発環境の特長は、シミュレーションだけでなく、HW(IP)の作成、またそれらを組み合わせて大規模デザインの設計が行えることにあります。さらにシミュレーション時におけるプロファイリングも可能です。もちろんプロセッサモデルも用意していますので、SoCのようなプロセッサを含むシステムの解析(各種パフォーマンス解析、消費電力等)から、組み込みソフトウェアのデバッグまで幅広い用途でご使用いただけます。
1月27日(金) 第8会場 (E204)  10:30 〜 11:15
歩留まり向上のためのCalibre DFMソリューション
上野 幸治氏 (EDAソリューション2部 シニアアプリケーションエンジニア)
ナノメータプロセスにおいては、設計側と製造側との協力なくしては、歩留まりの向上は望めなくなっています。DFMでのポイントの1つとしては、歩留まりの阻害要因となりうる情報をできるだけ早期に設計側に受け渡すことが重要です。このセッションでは、豊富な実績と信頼性を誇るCalibreの強力な階層処理エンジンを活用し、DFMに求められる解析・改善・診断といった包括的なソリューションをご紹介します。
1月27日(金) 第8会場 (E204)  11:30 〜 12:15
DFM Test Solution 歩留り改善計画
坂尻 達雄氏 (EDAソリューション2部 シニアアプリケーションエンジニア)
ナノメータプロセスの量産では、歩留り改善が急務になっています。歩留り低減を引き起こす要因を、プロセス固有の複数の故障モデルを用いてテストパタンを作成することにより特定し解析することが重要課題になります。従来のテスタでの良否選別を行なうだけでは、歩留りの改善は望めません。DFTの視点での歩留り改善における設計と製造との問題点、ナノメータプロセスにおける懸案とソリューションを説明します。
1月27日(金) 第1会場 (C11)  14:30 〜 15:15
AMSフルチップ検証のトレンド
佐々木真悟氏 (EDAソリューション1部 アプリケーションエンジニア)
このセッションでは、昨今のフルチップ検証の急速なデマンド増加に対して、アナログ・ミックスシグナルシミュレータADVanceMSを用いていかに効率的に検証していくかの手法をワールドワイドでの事例、デモを含めてご紹介します。
1月27日(金) 第11会場 (F201)  14:30 〜 15:15
Cベース設計普及の切り札、C/C++のアルゴリズムからの高位合成
柴下 哲氏 (EDAソリューション1部 AEマネージャー)
日本が得意とする製品はC/C++のアルゴリズムがキーとなる物が多いため、Cベース設計に対する期待が大きく、それには高位合成が必須と言われています。しかし実製品に搭載されるチップ開発での適応事例は少ないのが実情です。このセッションでは30以上の実製品で使われている高位合成ツールCatapultの機能を、従来の高位合成の問題点と対比し、さらにCatapultによってCベース設計がどう変わるかについてもご説明します。
1月27日(金) 第1会場 (C11)  15:30 〜 16:15
検証プラットフォーム Questa
三橋 明城男氏 (ストラテジック・ビジネス・ディベロップメント部 テクニカルディレクター)
Questa はアサーションベース検証、カバレッジドリブンでテストベンチを自動化する検証、トランザクションレベルの検証をサポートします。また検証IPを使うことで、検証および検証項目の追加を自動化し、さらにはダイナミックフォーマルの手法も自動化します。このような検証手法を実績あるシングルカーネルで実現し、定評のあるデバッグ機能と組み合わせることで、検証終了の見極めまでのプロセスを確かなものとします。
1月27日(金) 第1会場 (C11)  16:30 〜 17:15
0-In次世代のCDC検証ツールのご紹介
朽木 順一氏 (0-In テクニカル・マーケティング部 エンジニア)
昨今の大規模SoCは、標準インタフェースやプロセッサ等が複数存在しているものが多く、単一クロックでシステム動作することはきわめて稀なケースとなっています。そのためクロック・ドメイン間にまたがる非同期データ転送が多くなり、設計者が予期していないデータ転送ミスが発生します。このセッションでは、既存0-In CDC検証の説明を基本に、今後必要となってくる新しい機能の紹介も行います。


 
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