半導体・システム設計ソリューションの業界を代表する展示会です。
  Electronic Design and Solution Fair 2006
2006年1月26日27日 パシフィコ横浜
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伊藤忠テクノサイエンス(株)
1月27日(金) 第4会場 (DM2)  12:30 〜 13:15
Sarnoff社 半導体ソリューションのご紹介
武本 憲幸氏 (インダストリアル・エンジニアリング営業部 部長代行)
Sarnoff社は、元のRCA中央研究所で、カラーテレビやCMOS基礎技術の発明元として広く知られています。現在、同社は、独立の技術開発・ライセンス会社として、以下に示すユニークな半導体関連技術をご提供しています。
TakeCharge静電破壊防止回路
Digital Coreデザインライセンス
MPEG2 Compliance Bitstream
1月27日(金) 第4会場 (DM2)  13:30 〜 14:15
非同期プロトコルの検証自動化手法のご紹介
木村 憲央氏 (PLM技術部)
非同期回路で起こりうる問題は構造の対策だけでなく、プロトコル部分に対して メタスタビリティを予知した機能検証が必要です。
RealIntent社のVerix-CIVを用いたフォーマル手法による非同期回路の構造解析と、データ伝送プロトコルの自動認識からアサーションとメタスタビリティモデルを生成し機能検証を実施する手法を、最新の設計フローと合わせてご紹介します

イノテック(株)
1月26日(木) 第6会場 (DM4)  11:30 〜 12:15
The Life of an IP Block - From concept to delivery
Steve Kompolt氏 (VP of Marketing / Beach Solutions)
The complexity of today’s electronic systems dictates an explosion in the number of models, derivations and derivates of an IP block. We will explore how IP models can be automatically generated and managed across a global design team.
1月26日(木) 第7会場 (DM6)  15:30 〜 16:15
Design of an optimized Application-Specific Instruction-Set Processor using Chess/Checkers, a retargetable tool suite
Gert Goossens氏 (CEO / Target Compiler Technologies,Belgium)
Chess/Checkersを使用したApplication Specific Instruction-set Processor(ASIP)の設計、最適化フローをマルチメディア・アプリケーションの開発事例を使ってご紹介致します。ユーザフレンドリーなプロセッサ記述言語から自動生成できる、Cコンパイラ、ISS、プロファイリングツールにより設計者はターゲットとなるアプリケーション用のコアを短期間で開発することが可能となります。
1月27日(金) 第7会場 (DM6)  15:30 〜 16:15
マルチプロセッサSoCのためのオンチップインターコネクトソリューション
南村 悟氏 (日本オフィス シニアアプリケーションエンジニア / ソニックス)
ソニックス社はオンチップインターコネクトIPのリーディングプロバイダです。このセミナーでは、新世代のインターコネクトIPであるSonicsMXの最新情報とともに、ソニックス社の インターコネクトIPによって実現可能となる、マルチプロセッサSoC開発ソリューションについてご紹介します。

(株)エーイーティー
1月27日(金) 第6会場 (DM4)  12:30 〜 13:15
マルチドメイン電磁界シミュレータ CST STUDIO SUITEとその応用
清野 幹雄氏 (技術部本部長)
CST STUDIO SUITEはタイムドメイン電磁界シミュレータとして世界をリードするMW STUDIOや静電磁界シミュレータEM STUDIOなど豊富なソルバーを備えたマルチドメイン電磁界シミュレータです。MW STUDIO 2006は最速を誇るタイムドメインソルバーと、四面体、六面体メッシュを選択可能な周波数ドメインソルバーによる狭帯域での電磁界解析からタイムドメインソルバーによる広帯域での電磁界解析までをシームレスに実現し、RF SiPやデジタルシステムの回路・実装設計やEMC設計等に威力を発揮します。

(株)エスケーエレクトロニクス
1月27日(金) 第3会場 (DM1)  12:30 〜 13:15
無線通信分野の、設計・検証を支えるソリューションのご紹介と検証事例
(株)エスケーエレクトロニクス 山口 恭史氏 / (株)テレミディック 林 智之氏 (営業本部 開発営業部 / 横浜R&Dセンター センター長)
UWB等で重要性を増す、無線通信分野の設計・検証を効率よく進めるために弊社製品の特徴である、高速検証システム Accverinos(アキュベリノス)を生かしたソリューションと、導入事例をご紹介致します。

(株)エッチ・ディー・ラボ
1月26日(木) 第7会場 (DM6)  13:30 〜 14:15
「SystemVerilog設計スタイルガイド」
〜System Verilogを120%成功に導くための記述・検証の基礎テクニック〜

近藤 洋氏 (設計コンサルタント)
SystemVerilogを用いた設計における記述スタイルのガイドラインについて解説します。
RTL記述テクニック編および検証テクニック編に分けて、SystemVerilogで拡張された文法や新規機能の使用方法や注意点について説明します。
1月26日(木) 第7会場 (DM6)  14:30 〜 15:15
「OSCI TLM ライブラリの活用法」
〜TLM ライブラリを120%活用するための基礎テクニック〜

小川 丈博氏 (設計コンサルタント)
一口にTLM(Transaction Level Modeling)と言っても色々な記述スタイルが存在します。各設計フェーズでどのような記述スタイルをとるべきか、また、各設計フェーズ間で矛盾のない記述をするにはどうすればよいのかといった部分が重要です。
これらのポイントをOSCIからリリースされた TLM ライブラリ元に解説します。
1月26日(木) 第10会場 (F202)  15:30 〜 16:15
「活用していこう動作合成ツール」
長谷川 裕恭氏 (代表取締役)
リファレンスがC言語なのに、なぜ最初からRTL記述をするのか?まずは、動作合成を使う前提で、C言語のままで回路検討すべきである。
何処にどう動作合成を適用し、どう性能をだすかを解説します。

NEC
1月26日(木) 第9会場 (E206)  11:30 〜 12:15
システムLSI向けC言語ベース設計・検証環境CyberWorkBench
若林 一敏氏 (システムデバイス研究所 部長)
CyberWorkBenchは、合成から検証まで全てC言語で可能なシステムLSI設計・検証環境であり、年間数百億円のチップ設計に使われています。ANSI-C/SystemC記述を入力とする動作合成ツールは、信号処理に代表されるデータパス系回路はもちろんのこと、制御系回路でも高品質な回路を合成します。組込みSWのFab前検証が可能なHW/SW高速協調検証、C対RTL等価性証明,プロパティ検証等、チップ設計全体がC言語で可能な設計環境を紹介します。
1月27日(金) 第9会場 (E206)  11:30 〜 12:15
システムLSI向けC言語ベース設計・検証環境CyberWorkBench
若林 一敏氏 (システムデバイス研究所 部長)
CyberWorkBenchは、合成から検証まで全てC言語で可能なシステムLSI設計・検証環境であり、年間数百億円のチップ設計に使われています。ANSI-C/SystemC記述を入力とする動作合成ツールは、信号処理に代表されるデータパス系回路はもちろんのこと、制御系回路でも高品質な回路を合成します。組込みSWのFab前検証が可能なHW/SW高速協調検証、C対RTL等価性証明,プロパティ検証等、チップ設計全体がC言語で可能な設計環境を紹介します。

NTTアドバンステクノロジ(株)
1月27日(金) 第5会場 (DM3)  11:30 〜 12:15
HSPICE、NanoSim、NanoCharのご紹介
NTTアドバンステクノロジ(株) 田辺寛通氏 (先端技術事業本部 CADシステム事業ユニット・主任)
今日の回路設計において、シミュレータは、設計期間の短縮やコスト削減のためのツールとして欠かせません。本セミナーでは、20年以上のサポート実績を誇る業界標準の高精度回路シミュレータ"HSPICE"、大規模回路も解析可能な高速回路シミュレータ "NanoSim"、セル特性抽出とライブラリ生成を自動化し開発期間を大幅に短縮するセルキャラクタライゼーションツール"NanoChar"をご紹介いたします。
1月27日(金) 第2会場 (CM3)  12:30 〜 13:15
回路設計を加速する! 〜 最適化ツール Circuit Explorer 〜
高瀬 慎一氏 (先端技術事業本部 CADシステム事業ユニット・主任)
Circuit Explorerは、アナログ設計などにおけるトレードオフの問題を解決し、複数のテストベンチ、コーナーケースを同時に考慮して回路定数を最適化するツールです。例えばプロセスの更新に伴い同一回路を再設計し、デバイスのパラメータのみを最適化する場合にも簡単に適用可能で、作業を効率化します。本セミナーでは、オペアンプ回路の最適化デモを行い、Circuit Explorerの機能を紹介します。
1月27日(金) 第2会場 (CM3)  14:30 〜 15:15
新しいRFIC設計システムAnalog Office
田所 紀彦氏 (先端技術事業本部 CADシステム事業ユニット)
Analog Officeは、統合設計環境と統一データベースを持った次世代のアナログ回路・RFIC設計ツールです。システムからレイアウトまでの全設計を格段に効率化します。セミナーでは、最新版Analog Office 2006のコンカレント設計、ならびにシグナルインテグリティ解析をお見せします。


 
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