半導体・システム設計ソリューションの業界を代表する展示会です。
  Electronic Design and Solution Fair 2006
2006年1月26日27日 パシフィコ横浜
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SILICON INTEGRATION INITIATIVE(Si2)
1月26日(木) 第5会場 (DM3)  11:30 〜 12:15
Si2: Innovative Advances in EDA through Collaboration.
Steve Schulz氏 (President and CEO)
The seminar will provide latest data from Si2: membership, goals, objectives, and status on projects: OpenAccess Coalition, Design to Manufacturing Coalition and new Open Modeling Coalition. These projects are changing the future of IC design.

SILICON DESIGN SYSTEMS
1月26日(木) 第2会場 (CM3)  16:30 〜 17:15
INTERCONNECT SYNTHESIS ? A NEXT GENERATION ROUTING SOLUTION FOR FASTER CONVERGENCE AND BETTER RESULTS
DUBI MARGALIT氏 (MAEKETING, VICE PRESIDENT, PRODUCT MARKETING)
インターコネクト・シンセシスは、配置配線の分野におき非常に新しいアプローチで、インタレメンタルに分析を行い、斬新的な最適化をする事により、設計収束をより速く、またよりよい結果を出すことが可能です。このセミナーにおいて、インターコネクト・シンセシスがもたらす利益と既存の製品との違いを説明する。

Silistix Ltd.
1月26日(木) 第4会場 (DM2)  13:30 〜 14:15
非同期オンチップ・ネットワークの設計手法
John Bainbridge 氏 & Andrew Bardsley氏 (Design Architect)
1月27日(金) 第2会場 (CM3)  15:30 〜 16:15
セルフタイム・オン・チップ・ネットワークが問題を解決する。
John Bainbridge 氏 & Andrew Bardsley氏 (Design Architect)

(株)シルバコ・ジャパン
1月26日(木) 第1会場 (C11)  12:30 〜 13:15
究極の操作性を目指したLSIレイアウト・エディタExpert
桑垣 武司氏 (CADシニア・アプリケーション・エンジニア)
バージョン4に更新されたExpertレイアウトエディタでは、現実のレイアウト編集で求められる、編集コマンドの使い勝手の良さにこだわりました。編集操作の操作数を少なくしたり、DRC違反や配線ショート等、エラーの原因を見つけ出し、または修正するための支援機能が豊富に搭載されています。レイアウト設計者とEDAツール群の接点となるレイアウトエディタの使い勝手を向上することで、カスタムLSIレイアウト設計のTAT短縮を実現します。
1月26日(木) 第5会場 (DM3)  15:30 〜 16:15
ICデザイン・メソドロジの明確化により、デザインの生産性とTATを劇的な向上を実現するPDKのご紹介
Kenneth Brock氏 (VP Marketing/Simucad Design Automation)
プロセス・デザイン・キット(PDK)メソドロジは、アナログ、ミックスド・シグナル、およびRF ICデザイン・チームのデザイン・ツール・フローに応じ、プロセス独自の正確なデータを的確なフォーマットで提供します。 スケマティック・キャプチャ、ミックスド・シグナル・シミュレーション、レイアウト検証、および物理検証に際しPDKを使用することで、デザインの品質が高まり、ミスが抑えられて歩留まりが向上します。 FSA(Fabless Semiconductor Association)スタンダードを適用すれば、フルラインの半導体企業においても、TATを短縮しデザインの生産性を向上させることが可能です。
1月27日(金) 第5会場 (DM3)  12:30 〜 13:15
シングル・ベンダ回路シミュレーションにおけるSimucadのトータル・ソリューション
Dr. Ivan Pesic氏 (社長兼CEO)
Simucad社は、マルチレベルのデジタル、アナログ、ミックスド・シグナル、RFおよ びフルチップ・シミュレーションの統合されたソリューション環境を提供し、今日のICおよびシステム・デザインにおける要件を満たします。 この総合的な回路シミュレータ群は、同じVerilog/SPICEスケマティック、ネットリスト、およびSPICEモデルを使用して、複雑な解析を実行し、正確に測定を行い明確にアノテートされた波形プロットを生成します。
1月27日(金) 第5会場 (DM3)  13:30 〜 14:15
SPICEの精度を備えた階層フルチップ回路シミュレータ - ルックアップ・テーブル・モデルを使用しない画期的な手法
人見 九二男氏 (Mixed-Signalシニア・アプリケーション・エンジニア)
1億以上のトランジスタを含むICで、SPICEの10〜1000倍高速なシミュレーションを求めていませんか? ルックアップ・テーブル・モデルをベースとしない、完全なSPICEの精度が必要ではありませんか? Twisterは、CMOS、BJT、TFT、SOIなどの完全なSmartSpiceのモデルとデバイス互換を備え,すべての高性能アナログ、ミックスド・シグナル、メモリ、およびSoCデザインに適用可能です。
1月27日(金) 第5会場 (DM3)  14:30 〜 15:15
ミックスド・シグナル回路シミュレーションに完全に適応したシミュレータHarmonyのご紹介
山本 順彦氏 (Mixed-Signalシニア・アプリケーション・エンジニア)
様々なEDAベンダが「我が社はミックスド・シグナル・シミュレーションに対して正しいソリューションを提供している」と主張しています。イベント・ドリブン型デジタルHDLシミュレーション、および反復解析を行うSPICEシミュレーションとの間で常にリアルタイムにインタフェースを取るには、アナログのSPICE精度および信頼できる収束性が必要になります。このミックスド・シグナルの収束の問題に対して、Harmonyは独自の的確なソリューションを提供します。

新日鉄ソリューションズ(株)
1月26日(木) 第3会場 (DM1)  10:30 〜 11:15
構造的な生産性向上でリードする
〜海外先進事例に学ぶ業務プロセス改革と設計チェーン活用の実情〜

国俊 一樹氏 (産業ソリューション事業部 半導体ドメイン ソリューションコンサルタント)
ここ数年で海外の先進メーカは設計業務プロセス改革やパートナ企業との連携により、設計生産性の継続的な向上の仕組みをITを駆使し作り上げています。
本講演では、LSIの協調設計ツールとして世界的なリーダであるMatrixOne(旧Synchronicity)を利用して、企業間コラボレーションを実現し、生産性向上に取組んでいる先進企業の事例を元に、国内半導体メーカが取組むべき課題と対策について提言します。
1月27日(金) 第7会場 (DM6)  10:30 〜 11:15
構造的な生産性向上でリードする
〜海外先進事例に学ぶ業務プロセス改革と設計チェーン活用の実情〜

国俊 一樹氏 (産業ソリューション事業部 半導体ドメイン ソリューションコンサルタント)
ここ数年で海外の先進メーカは設計業務プロセス改革やパートナ企業との連携により、設計生産性の継続的な向上の仕組みをITを駆使し作り上げています。
本講演では、LSIの協調設計ツールとして世界的なリーダであるMatrixOne(旧Synchronicity)を利用して、企業間コラボレーションを実現し、生産性向上に取組んでいる先進企業の事例を元に、国内半導体メーカが取組むべき課題と対策について提言します。

(株)ジーダット
1月26日(木) 第2会場 (CM3)  14:30 〜 15:15
トランジスタレベル静的タイミング解析ツール:HiTas(Avertec社)
柿木 利彦氏 (EDA営業技術部)
HiTasは、最新プロセスで設計される大規模デジタル回路のトランジスタレベルの遅延、並びに、タイミング解析を行うツールです。高速動的解析ツールの1000倍以上の超高速で包括的な解析を静的に行います。回路規模に制限はなく、柔軟な回路認識アルゴリズムにより、煩雑な設定を必要しませんまた、解析結果のデータベースより、高精度のタイミングモデルライブラリ(.lib)を生成します。
1月27日(金) 第3会場 (DM1)  13:30 〜 14:15
SRAMライブラリ作成環境: CharFlo-Memory!
柿木 利彦氏 (EDA営業技術部)
CharFlo-Memory!は、SRAM-IPの特性値解析を行い、高精度なモデルライブラリ(.lib)を生成するツールです。また、各IPベンダが提供するメモリコンパイラ、メモリIPの品質確認/再特性値解析に対応しており、安価で品質の良いライブラリを短時間で得ることができます。
日本および世界のお客様で数多くの実績があります。

(株)図研
1月27日(金) 第4会場 (DM2)  11:30 〜 12:15
次世代SoC内部バス「OCP-IF」の活用技術
松村 壽直氏 (SoC事業部 デザインセンター)
CPUから始まったスプリットバスの流れはPCI-Expressを介して末端のデバイスまで急激に広がりつつあります。
こうしたシステムからの広帯域要求を実現するため、図研ではSoC内部バスに着目し、OCP IFを採用したプラットフォームの開発に取組んで来ましたが、このたびその基幹となるOCP相互接続をIP ”Z-core InterConnectM2X”としてリリースしました。
スプリットバスの必要性、設計上の注意点を交えて機能概要をご説明します。

巧テクノロジー(株)
1月27日(金) 第2会場 (CM3)  11:30 〜 12:15
65nm量産に向けたクリティカリティーアウェアーなDFMソリューション
森田 悦也氏 (ディレクター・ストラテジック・アカウントDir. Strategic Accounts )
プロセステクノロジーが65nm以下へと移行するにつれ、バックエンドのデザインフローがコストとTATの両面に多大な影響を持つようになりました。
今日行われている力まかせの手法の限界についての考察と、巧のクリティカリティアウェアDFMがもたらす劇的なテープアウトTATの短縮、マスクコストの削減、そしてシリコン歩留まり向上等について説明し、これらの実例とその効果をご紹介致します。


 
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