半導体・システム設計ソリューションの業界を代表する展示会です。
  Electronic Design and Solution Fair 2006
2006年1月26日27日 パシフィコ横浜
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タナーリサーチジャパン(株)
1月26日(木) 第4会場 (DM2)  11:30 〜 12:15
Windows版アナログ・ミックスシグナルIC設計ソリューション・HiPer Siliconの製品概要及びユーザー事例紹介
Massimo A. Sivilotti, Ph.D.氏 (Chief Scientist / Tanner Research, Inc.)
HiPer SiliconはWindowsプラットフォームで動作するミックスシグナルおよびアナログIC、MEMS設計向けソリューションです。HiPer Silicon を構成するアプリケーション(回路シミュレータ・T-Spice Pro、レイアウトエディタ・L-Edit Pro、ファウンドリ互換検証ツール・HiPer Verify)にて回路設計からレイアウト検証までの設計フローならびにユーザー事例を紹介します。また、L-Edit Proの最新バージョン11.2の新機能についてもご紹介致します。
1月27日(金) 第5会場 (DM3)  10:30 〜 11:15
Windows版アナログ・ミックスシグナルIC設計ソリューション・HiPer Siliconの製品概要及びユーザー事例紹介
Massimo A. Sivilotti, Ph.D.氏 (Chief Scientist / Tanner Research, Inc.)
HiPer SiliconはWindowsプラットフォームで動作するミックスシグナルおよびアナログIC、MEMS設計向けソリューションです。HiPer Silicon を構成するアプリケーション(回路シミュレータ・T-Spice Pro、レイアウトエディタ・L-Edit Pro、ファウンドリ互換検証ツール・HiPer Verify)にて回路設計からレイアウト検証までの設計フローならびにユーザー事例を紹介します。また、L-Edit Proの最新バージョン11.2の新機能についてもご紹介致します。

ダイキン工業(株)
1月26日(木) 第3会場 (DM1)  15:30 〜 16:15
情報の蓄積、共有、進捗管理を競争力につなげるためのナレッジ活用データベースSpaceFinderとは?
山田 浩忠氏 (電子システム事業部 第一部 SFグループ)
開発体制、意思統一をデザインし、進捗管理を自動化するデータベースSpaceFinderは、情報共有の徹底や、手戻りの抑止など製品開発を効率化するのみならず、これまで残りにくかった組織の思考過程をアーカイブし、次につながる開発ナレッジの蓄積を支援します。
本セミナーでは「見えるR&D情報」をテーマにオールインワン・ソリューションを先進ユーザー様の業務改善事例とあわせてご紹介いたします。
1月27日(金) 第6会場 (DM4)  15:30 〜 16:15
情報の蓄積、共有、進捗管理を競争力につなげるためのナレッジ活用データベースSpaceFinderとは?
山田 浩忠氏 (電子システム事業部 第一部 SFグループ)
開発体制、意思統一をデザインし、進捗管理を自動化するデータベースSpaceFinderは、情報共有の徹底や、手戻りの抑止など製品開発を効率化するのみならず、これまで残りにくかった組織の思考過程をアーカイブし、次につながる開発ナレッジの蓄積を支援します。
本セミナーでは「見えるR&D情報」をテーマにオールインワン・ソリューションを先進ユーザー様の業務改善事例とあわせてご紹介いたします。

Tenison Design Automation, Inc.
1月26日(木) 第5会場 (DM3)  12:30 〜 13:15
既存RTLのIPを高速ESL環境にて再利用
Jeremy Bennett 氏 (CTO)
TenisonVTOCは既存のRTLIPから自動的に高速でESLフレンドリなC++/SystemCのモデルを生成します。それらのモデルを、どのようにCoWare:ConvergenSCやARM:MaxSim等の ESLツール環境に取り込み、バスTLM等とのスムースなインターフェースと取るか、IPを効率的に再利用するかを説明します。

DSMインターナショナル・インク
1月26日(木) 第2会場 (CM3)  11:30 〜 12:15
ビラージロジック社のモバイル・アプリ向け超低消費電力IPソリューションの紹介
マイク三俣氏 (カントリーマネージャー / ビラージロジック株)
ビラージロジック社は、エンベッデド・メモリ、スタンダードセル、I/Oを基軸とした高品質で信頼性(シリコン実証)の高いIPプラットホームを提供してます。本セミナーでは、日本の民生エレクトロニクスの主力であるモバイル・アプリケーションとそれらに必須となる超低消費電力IPにフォーカスし、アプリ固有の課題提言、ビラージロジック社の技術アプローチ、課題解決を実現するIP製品群について紹介致します。
1月27日(金) 第4会場 (DM2)  10:30 〜 11:15
ビラージロジック社のモバイル・アプリ向け超低消費電力IPソリューションの紹介
マイク三俣氏 (カントリーマネージャー / ビラージロジック株)
ビラージロジック社は、エンベッデド・メモリ、スタンダードセル、I/Oを基軸とした高品質で信頼性(シリコン実証)の高いIPプラットホームを提供してます。本セミナーでは、日本の民生エレクトロニクスの主力であるモバイル・アプリケーションとそれらに必須となる超低消費電力IPにフォーカスし、アプリ固有の課題提言、ビラージロジック社の技術アプローチ、課題解決を実現するIP製品群について紹介致します。

ディー・クルー・テクノロジーズ(株)
1月27日(金) 第7会場 (DM6)  14:30 〜 15:15
「プラットフォームプロバイダー」“アナログ技術とファームウェア技術の融合”
菊田 和義氏 (取締役 開発統括部長)
システムLSIを核にしたデジタル機器、システムにおいて、アナログ信号を取り込み、あるいは出力するアナログ回路とシステム全体を管理し、機能させるファームウェア技術は必須の欠くべからざる技術となっています。本セッションでは、これら2つの技術領域に特化し、融合させることにより、高性能かつ、最適なデジタル機器、システムの開発を行う、プラットフォームプロバイダーとしての弊社の事業を紹介させていただきます。

デナリソフトウエア(株)
1月26日(木) 第6会場 (DM4)  15:30 〜 16:15
レジスタ・コンパイラ「Blueprint」により煩雑なレジスタ管理の効率化
講師未定氏 (技術部 マネージャ)
Blueprintは複雑なチップ・デザインで使用される何千、何万、何十万ものコントロール・レジスタの生成と管理を自動化することによって、生産性と品質の大幅な向上を実現するレジスタ・コンパイラです。本セッションでは、設計フローへのBlueprint組み込み、レジスタ仕様入力からRTLソース、ファームウエア・インタフェース、日本語を含むドキュメンテーションの自動生成機能、設計の効率化について解説いたします。
1月27日(金) 第6会場 (DM4)  14:30 〜 15:15
レジスタ・コンパイラ「Blueprint」により煩雑なレジスタ管理の効率化
講師未定氏 (技術部 マネージャ)
Blueprintは複雑なチップ・デザインで使用される何千、何万、何十万ものコントロール・レジスタの生成と管理を自動化することによって、生産性と品質の大幅な向上を実現するレジスタ・コンパイラです。本セッションでは、設計フローへのBlueprint組み込み、レジスタ仕様入力からRTLソース、ファームウエア・インタフェース、日本語を含むドキュメンテーションの自動生成機能、設計の効率化について解説いたします。

日本アルテラ(株)
1月26日(木) 第1会場 (C11)  13:30 〜 14:15
ストラクチャードASICは本当に役に立つのか
講師未定氏 (プロダクト・マーケティング)
ストラクチャードASICに対するユーザの期待は満たされているでしょうか? ストラクチャードASICは、 Time-to-Market の短縮に有効でしょうか? セル・ベースASICより開発費が低くなるとしても、設計者への負担はないのでしょうか? 数あるストラクチャードASICからどのように選択するのが良いのでしょうか? アルテラのHardCopyが役に立つかどうか、このセッションで是非ご確認下さい。
1月27日(金) 第8会場 (E204)  13:30 〜 14:15
ストラクチャードASICは本当に役に立つのか

講師未定氏 (プロダクト・マーケティング)
ストラクチャードASICに対するユーザの期待は満たされているでしょうか? ストラクチャードASICは、 Time-to-Market の短縮に有効でしょうか? セル・ベースASICより開発費が低くなるとしても、設計者への負担はないのでしょうか? 数あるストラクチャードASICからどのように選択するのが良いのでしょうか? アルテラのHardCopyが役に立つかどうか、このセッションで是非ご確認下さい。

日本イヴ(株)
1月27日(金) 第3会場 (DM1)  14:30 〜 15:15
EVE社の提唱するHW/SW協調設計環境とバーチャルプロトタイプ
周 斌 (Ph.D.)氏 (Field Applications Engineer)
高速エミュレータZeBu-UFは0.75M ASICゲートから6M ASICゲートのデザインをカバーし、MHZレベル(6Mgate 20Mhz 例)のパフォーマンスを実現する小型(PCIボード)、高コストパフォーマンスのエミュレーションシステムです。
HWデバッギングはもちろん、SWとHWの協調検証にも最適なソリューションを提供します。

日本ケイデンス・デザイン・システムズ社
1月26日(木) 第10会場 (F202)  11:30 〜 12:15
ケイデンスの2006年技術戦略と最新技術
吉田 憲司氏 (CTO)
微細化、大規模・高速・低電力化、ミックス・シグナル・RF、DFM・DFY、パッケージ・ボードなど、設計技術の課題はますます高度化しています。また、グローバル化による競争激化とアプリケーションの多様化に応じて、お客様のニーズも多様化・高度化の一途をたどっています。当講演ではこのような多様化するカスタマ・ニーズに対応するためのケイデンスの2006年技術戦略と最新の主な技術・ソリューションについてご紹介します。
1月26日(木) 第9会場 (E206)  12:30 〜 13:15
RTL Compiler を使用した、フロントエンドデザインを成功に導くキーポイント
井上 恒司氏 (カスタマーテクニカルサービス本部 プリンシパルAE)
フロントエンドにおける品質と効率がプロジェクト全体に大きな影響を及ぼすため、フロントエンド工程はますます重要になってきています。当セミナーでは特にフロントエンド・デザインでキーとなる、RTL のコーディング、強力な論理合成、解析のテクニックのエッセンスを凝縮して説明します。RTL Compiler により、クリティカルパスを単にスラックの値だけで判断することなく、真のクリティカルパスの箇所と原因を正確に特定することが可能です。


 
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