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システム・デザイン・フォーラム2007

社団法人電子情報技術産業協会(JEITA)EDA技術専門委員会は、委員会活動の一環として最新EDA技術の業界内への普及促進活動を行っています。 本フォーラムは、2日間で行います。1日目のフィジカル・デザイン・フォーラムは、65nm以下の微細化に伴う物理設計のDFM(Design For Manufacturing) 問題であるプロセスばらつきを打破する最新の設計技術動向を、2日目のSystemCユーザ・フォーラム2007とSystemVerilogユーザ・フォーラム2007は、 システムレベル設計の設計クライシスを解決する有力手段のひとつである、上流設計言語のSystemCとSystemVerilogについて、その標準化動向の紹介、 チュートリアル、設計適用事例の発表を行います。このフォーラムが、システムLSI設計の最先端の状況把握、さらに議論の場として、お役に立つものと確信いたします。

山田 節(EDA技術専門委員会:三洋電機)

日時
1月25日(木) 13:30〜17:30 セッション1 フィジカル・デザイン・フォーラム
1月26日(金) 10:00〜12:00 セッション2 SystemCユーザ・フォーラム2007
13:30〜15:30 セッション3 SystemVerilogユーザ・フォーラム2007
場所

アネックスホール

聴講料(消費税込み)
  事前申込 当日申込
セッション1 3,000円 4,000円
セッション2 セッション2,3 セット券 2,000円 3,000円 2,500円 4,000円
セッション3 2,000円 2,500円
申込

事前申込みは終了しました。たくさんのお申込みありがとうございました。

※現在予稿集を1部3,000円にて販売しております。
ご要望の際は、 へご連絡ください。

定員

200名

主催

社団法人電子情報技術産業協会 EDA技術専門委員会

協賛

Accellera Organization, Inc.、OSCI(Open SystemC Initiative)

◆セッション1: フィジカル・デザイン・フォーラム

1月25日(木)
13:30〜15:30、16:00〜17:30
90nm以降のテクノロジノード、特に直近の45nmでは、WID(Within Die)バラツキの増大が、SoC設計におけるタイミング設計上の深刻な課題として浮上しています。これに対し、さまざま手法がバラツキに起因する課題を克服する手段として提案されています。本セッションでは、バラツキを考慮した設計手法の現状を以下のトピックを通じてお伝えします。
司会:増田 弘生 氏(JEITA 物理設計標準化研究会:ルネサス テクノロジ)
  1. バラツキの現状と将来動向:小野寺 秀俊 氏(京都大学)
  2. バラツキの計測と解析技術:中西 甚吾 氏(ルネサス テクノロジ)
  3. バラツキのモデリング技術:黒川 敦 氏(三洋半導体)
  4. 統計的STAの実用化技術:松岡 英俊 氏(富士通)
  5. バラツキを許容する回路技術:萩原 靖彦 氏(NEC中央研究所)

◆セッション2:SystemCユーザ・フォーラム2007

1月26日(金)
10:00〜12:00
SystemCは、2005年12月にIEEEにおいて、SystemCの標準IEEE 1666-2005が承認され、標準化作業が完了しました。そして現在もC言語ベースのシステムレベル設計言語の業界標準として、検証、設計分野で幅広く利用されています。本セッションでは、1) OSCIによるSystemCの現状とロードマップ、2) JEITA SystemCタスクグループによるSystemCベースのトランザクション・レベル・モデリングと動作合成に関する取り組みの紹介、3) SystemCを用いた設計事例の発表を行います。
司会:長谷川 隆 氏(JEITA SystemCタスクグループ 主査:富士通)
  1. SystemCアップデート::Patrick Sheridan 氏(OSCI)
  2. SystemCベースのTLMと動作合成に関する取り組み:SystemCタスクグループ
  3. TLM標準化の動向について(仮):武井 勉 氏(半導体理工学研究センター)
  4. ソニーにおける動作合成の活用と課題(仮):旦木 秀和 氏(ソニー)

◆セッション3:SystemVerilogユーザ・フォーラム2007

1月26日(金)
13:30〜15:30
Verilog HDL (IEEE Std. 1364) の次世代言語として、2005年11月に標準化完了したSystemVerilog (IEEE Std. 1800-2005) は、LSI設計者や検証エンジニアの間で急速に適用が広がっています。
本セッションでは、1) Accelleraによる次のSystemVerilog改定に向けた取り組みの紹介、2) JEITA SystemVerilogタスクグループによるSystemVerilogテストベンチ・チュートリアルと技術動向紹介、3) 日本のSystemVerilogユーザによる、SystemVerilog検証事例発表、を行います。
司会:浜口 加寿美 氏(JEITA SystemVerilogタスクグループ 主査:松下電器産業)
  1. SystemVerilog標準化アップデート:Dennis Brophy 氏 (Accellera)
  2. SystemVerilog テストベンチ言語チュートリアル:SystemVerilog タスクグループ
  3. 検証言語としてのSystemVerilog適用事例:鎌田 丈良夫 氏(ルネサス テクノロジ)
  4. SystemVerilogで構築したアレイプロセッサ検証環境とその効果:清水 圭典 氏(ソナック)

※プログラムには変更が生じる場合がありますので、あらかじめご了承ください。