Electronic Design and Solution Fair 2007
 
アトレンタ株式会社
Atrenta K.K.
605
 
 
所在地 〒222-0033
神奈川県横浜市港北区新横浜3-17-5Benex, S-2ビル 9F
連絡先
TEL:045-470-3803
FAX:045-470-3805
E-mail:japan-sales@atrenta.com
URL:http://www.atrenta.com
出展物紹介 Atrenta社はEarly Design Closure分野におけるリーディングカンパニーです。
近年、回路の大規模化、複雑化により、設計後期における問題の発生は、工数、コストの増加だけでなく、ビジネス機会を失うことにもなりかねません。
Atrenta社のSpyGlass 1Team Family 製品により、合成、検証、配置配線工程で発生しうる問題点を、設計早期の段階で素早く予見し回避することが可能になります。
Atrenta社は、業界標準のRTLチェッカー=SpyGlassを軸とした製品を紹介いたします。
出展者セミナー  
アトレンタ株式会社
1月25日(木) DM1  14:30 〜 15:15
SpyGlass LP: RTLローパワーソリューションとタイミングアウェアRTLパワーエスティメーション
大森 康弘氏 (シニアアプリケーションエンジニア)
現在主流の低消費電力設計のほとんどがネット
リスト以後で行われているのが現実で、投資に
対する効果に疑問が残るだけではなく、RTLの
ファンクションに影響を及ぼすため、複雑な検証
が必要とされます。Atrenta社の低消費電力ソリ
ューションはRTLに対して適用できます。
効果の得られるレジスタに対してだけ挿入される
選択的なクロックゲーティングや、タイミングア
ウェアなRTLパワーエスティメーション技術など、
パワークリーンなRTL作成のための技術を紹介さ
せていただきます。
1月25日(木) DM4  16:30 〜 17:15
Atrenta 1T:Implement: RTLプロトタイピングソリューション
谷川 寛氏 (シニアアプリケーションエンジニア)
チップ設計の多くの問題点はアーキテクチャに
依存しているにもかかわらず、デバッグのほと
んどは、多大な工数を必要とし大きな効果が期待
できないP&R以後で行れているのが現実です。
RTLプロトタイピングツールであるAtrenta
社の1T:Implementはこれらの致命的な問題
点を解決いたします。
設計初期の段階で、物理情報まで考慮した最適な
アーキテクチャ検討や、RTLの構造に潜む問題
点のビジュアライズ化をどのように行うか、解決
していくのか、その手法をご覧いただきます。
1月26日(金) DM5  10:30 〜 11:15
SpyGlass DFT: RTLでのDFT設計及び検証
米澤 和繁氏 (シニアアプリケーションエンジニア)
今日までのDFT設計は論理合成の段階でスキャンの挿入を行い、ゲートレベルデザインに対して処理を行ってきました。
このような処理には時間と経験が必要とされ、期待される故障検出率が得られない場合RTLまで戻って修正を行わなければならず、多くの問題が発生してしまいます。アトレンタ社ではDFTの問題をRTLの段階で発見し、より早期に解決することを目的としたDFT設計・検証方法をご紹介いたします。
1月26日(金) DM2  12:30 〜 13:15
SpyGlass Constraints: 設計制約検証とタイミング例外の検証・生成
八重樫 靖氏 (シニアアプリケーションエンジニア)
SoC設計の複雑さが増すにつれ、設計制約条件の作成が複雑になり、適切でかつ正確な制約条件を作るのが困難になっています。
アトレンタ社は、RTL/ネットリストから設計制約条件のテンプレート自動生成、設計制約のチェック、特に階層間の制約の矛盾点のチェック、及び、階層構造を変更した際の設計制約条件のマージなど約300からなるルールで設計制約の検証を行います。
また、アトレンタ社はタイミング例外パスの検証、及び自動生成をサポートしております。タイミング例外検証において、どの様なFP/MCPが対象となるのか、具体的な例を挙げ説明いたします。タイミング例外パスの生成において、無造作にすべてのタイミング例外を生成するのではなく、アトレンタ社の持つテクノロジを用いて、最適なタイミング例外パスを生成するフローの説明及びデモをご覧頂きます。
1月26日(金) DM5  16:30 〜 17:15
SpyGlass CDC: CDC検証ツールご紹介
八重樫 靖氏 (シニアアプリケーションエンジニア)
大規模SoCは、標準インターフェースや複数のプロセッサ等が複数存在してるものが多く、非同期リセットや非同期クロック間データ転送の扱いが、チップ設計においてますます重要な問題になってきてます。本セミナーにおいて、最も一般的な問題を議論し、アトレンタ社のテクノロジを使って、これらの問題をどのように予見し、どのように解決するかをご覧いただきます。また、擬似エラーをどのように削減し、自動でFIFO、及び、ハンドシェイクの抽出および機能検証を行うデモをご覧いただきます。

   
   



 
 




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