Electronic Design and Solution Fair 2007
 
日本ケイデンス・デザイン・システムズ社
Cadence Design Systems, Japan
704
 
 
所在地 〒222-0033
横浜市港北区新横浜3-17-6
3-17-6 Shin-Yokohama, Kohoku-ku,
Yokohama 222-0033
連絡先 マーケティング本部 コーポレート・マーケティング部
Corporate Marketing Group
TEL:045-475-2311
FAX:045-471-7772
E-mail:cdsj_info@cadence.com
URL:http://www.cadence.co.jp
出展物紹介 ★★★★★★★★★★★★★★★★★★★★★★★
今話題の任天堂Wiiをゲット!!
アンケートに答えて、毎日3回の抽選会(12:45、14:45、17:15)であたります! 

EDSFでは、ステージ・プレゼンテーションによる、各ソリューションの概要説明と、デモ・コーナーによる詳細説明を準備して皆様のご来場をお待ち申し上げております。また、ステージ・プレゼンテーションでは任天堂のWiiが当たる抽選会も1日、3回ご用意。アンケートに回答いただけると抽選券をお渡しします。Let's Challenge !!

出展内容の詳細はこちらをご覧ください。
http://www.cadence.co.jp/edsf2007/index.html
★★★★★★★★★★★★★★★★★★★★★★★

ケイデンスでは、お客様が抱える様々な課題を解決するための先進のテクノロジと革新的なソリューションを、デジタルIC設計、機能検証、アナログ/RF設計、DFM、PCB&SiP設計の分野毎に、ステージ・プレゼンテーションおよびデモ・エリアにおいてご説明します。
また、出展者セミナーでは「次世代LSIの設計課題に対するケイデンスのソリューション」と題し、Japan CTOがケイデンスの技術戦略と最新の技術成果をご紹介します。その他にも各設計ソリューションを詳細にご説明するセミナーを予定しておりますので、是非、ケイデンスのブース、出展者セミナーにお立ち寄りいただき、最新のテクノロジを体験して下さい。
ケイデンスでは、12月19日Encounter RTL Compiler 6.2を発表しました。 この製品についてもブースでご覧いただけます。
出展者セミナー  
日本ケイデンス・デザイン・システムズ社
1月25日(木) F202  11:30 〜 12:15
次世代LSIの設計課題に対するケイデンスのソリューション  - Cadence Solution for Next Generation LSI Design Challenges -

吉田 憲司氏 (日本ケイデンス・デザイン・システムズ社
Japan CTO)
ますます大規模複雑化するシステムの機能設計と検証、機能設計以上に大きな課題となりつつある消費電力、ナノメータ化による製造や歩留まりに関する種々の問題、しかもこれらの問題はお互いに複雑に絡まり、次世代LSI設計のかつてない大きな負荷となっています。ケイデンスはこれらのチャレンジに対してホリスティックな(全体的)ソリューションを提供することを目指しています。この講演では次世代LSIのこのようなチャレンジに対するケイデンスの技術戦略と最新の技術成果についてご紹介します。
1月25日(木) E204  13:30 〜 14:15
CMPモデリングを考慮したRC、タイミング extractionフロー
Li Song氏 (米国ケイデンス・デザイン・システムズ社
Sr Member of Consulting Staff、MMI Software)
チップ内の厚みばらつきは、デバイスの性能、消費電力、歩留まりに多大な影響を与えます。従来のルールベースアプローチでは多層配線、ロングレンジの影響等、複雑なCMPプロセスの影響を正しく反映できず、モデルベースのアプローチが重要になってまいりました。 CMPモデルを使用した場合と、エロージョンテーブル(ルールベース)を使用した場合のRC値の差異についてご紹介し、CMPモデリングの有効性についてご説明します。
1月25日(木) DM6  14:30 〜 15:15
Encounter詳細配線ツールNanoRouteによるDFMエラーのprevention及びcorrection新技術
伊藤 哲氏 (日本ケイデンス・デザイン・システムズ社
アカウント営業本部 技術営業部 ICDグループ
シニアAEマネージャ)
65nmプロセス世代に入り顕著化しているリソグラフィの影響を設計段階で防止するため、これまでend-of-lineルールなどpessimisticに簡素化されたデザインルールをレイアウト処理に課す方法が採用されてきました。しかし、最近、設計の段階ではリソ解析を行うモデルベースのDFM設計手法が注目されています。当セッションでは、業界をリードするEncounterの詳細配線ツールNanoRouteの新技術「aura spacing技術」をご紹介します。リソ解析ツールと連携を取りながらタイミング、SI、パワーと共にDFMの問題を解決するprevention、correctionソリューションを中心にNanoRouteの最新情報をご紹介します。
1月25日(木) E204  15:30 〜 16:15
ケイデンスの機能検証メソドロジPlan-to-ClosureにおけるSystemVerilogの記述ノウハウ
後藤 謙治氏 (日本ケイデンス・デザイン・システムズ社
マーケティング本部
シニア プロダクト マーケティング マネージャー)
ケイデンスはメトリクスやアサーション、トランザクションなどの先進的な機能検証手法を使い検証の効率を高めるためのガイドラインとして、Plan-to-Closureメソドロジを提案しています。ここでは、そのメソドロジの一部である、SystemVerilogなどの検証言語による再利用を考慮した検証環境構築のためのガイドラインuRM(Universal Reuse Methodology)を中心にご説明します。
1月26日(金) E205  11:30 〜 12:15
業界標準フォーマットCPF(Common Power Format)で動作するケイデンスのLow Powerソリューション
田中 厚氏 (日本ケイデンス・デザイン・システムズ社
マーケティング本部
プロダクト マーケティング ディレクター)
業界をリードするケイデンスのLow Powerソリューションについて最新状況をご紹介します。MSV(Multi Supply Voltage), PSO(Power Shut Off), DVFS(Dynamic Voltage Frequency Scaling)など消費電力効果が大きい最先端のLow Power設計を、シミュレーション、テスト、論理合成、配置配線、サインオフ解析まで設計全般に渡って自動化するためのソリューション概要について、Low Power設計業界標準フォーマットCPFへの対応状況を交えてご説明します。
1月26日(金) E205  12:30 〜 13:15
ケイデンスの機能検証メソドロジPlan-to-ClosureにおけるSystemVerilogの記述ノウハウ
後藤 謙治氏 (日本ケイデンス・デザイン・システムズ社
マーケティング本部
シニア プロダクト マーケティング マネージャー)
ケイデンスはメトリクスやアサーション、トランザクションなどの先進的な機能検証手法を使い検証の効率を高めるためのガイドラインとして、Plan-to-Closureメソドロジを提案しています。ここでは、そのメソドロジの一部である、SystemVerilogなどの検証言語による再利用を考慮した検証環境構築のためのガイドラインuRM(Universal Reuse Methodology)を中心にご説明します。
1月26日(金) E204  14:30 〜 15:15
CMPモデリングを考慮したRC、タイミング extractionフロー
Li Song氏 (米国ケイデンス・デザイン・システムズ社
Sr Member of Consulting Staff、MMI Software)
チップ内の厚みばらつきは、デバイスの性能、消費電力、歩留まりに多大な影響を与えます。従来のルールベースアプローチでは多層配線、ロングレンジの影響等、複雑なCMPプロセスの影響を正しく反映できず、モデルベースのアプローチが重要になってまいりました。 CMPモデルを使用した場合と、エロージョンテーブル(ルールベース)を使用した場合のRC値の差異についてご紹介し、CMPモデリングの有効性についてご説明します。

プレスリリース ・ルネサス テクノロジ、90ナノメーター以降の設計向けにケイデンスのEncounter RTL Compilerを採用(2007/1/24)
・ケイデンスのSystemVerilogの使用が加速(2007/1/11)
・ケイデンスのEncounter RTL Compiler、シンセシス・テクノロジにおいて業界をさらにリード(2006/12/20)
・ケイデンスのEncounter RTL Compiler、シンセシス・テクノロジにおいて業界をさらにリード(2006/12/20)
・TSMCの90nm RF PDKがケイデンスのVirtuoso custom design platformをサポート(2006/12/14)
・ケイデンスのエンタープライズ・システム・レベルの検証ソリューションが、予測可能なソフトウェア、ハードウェア、およびシステムの品質を実現(2006/12/7)
・株式会社メガチップスLSIソリューションズ、設計チームの検証プロセス改善のため、Incisive Xtremeを採用(2006/12/7)
・ケイデンスのエンタープライズ・システム・レベルの検証ソリューションが、予測可能なソフトウェア、ハードウェア、およびシステムの品質を実現(2006/12/6)
   
   



 
 




日本エレクトロニクスショー協会
phone : 03-5402-7601 FAX:03-5402-7605
http://www.jesa.or.jp
ALL Rights Reserved by Japan Electronics Show Association
当サイトはIE5.0以上、 NN4.7以上で動作確認を行っております