Electronic Design and Solution Fair 2007
 
メンター・グラフィックス・ジャパン(株)
MENTOR GRAPHICS JAPAN CO., LTD.
701
 
 
所在地 〒140-0001
東京都品川区北品川4-7-35御殿山ガーデン
4-7-35, Gotenyama Garden, Kitashinagawa Shinagawa-ku, Tokyo 140-0001, Japan
連絡先 コーポレート・マーケティング部
Corporate Marketing
TEL:03-5488-3035
FAX:03-5488-3032
E-mail:mktg_mgj@mentor.com
URL:http://www.mentorg.co.jp
出展物紹介 メンター・グラフィックスは、常に進化を続ける半導体テクノロジと、それを取り巻く設計開発環境としてFunctional Verification、DFM/IC Nanometer Design、ESL、Integrated Systems Designのそれぞれのソリューションに注力して提案しています。弊社ブース内では、これらの注力分野をご紹介するシアター、また実際に製品のデモをご覧いただける展示コーナーを設け、皆様のご来場をお待ちしています。
出展者セミナー  
メンター・グラフィックス・ジャパン(株)
1月25日(木) DM2  13:30 〜 14:15
PCBにおけるGHz設計への挑戦
堀越 修氏 (システム営業部 システム・デザイン・グループ
マネージャ)
昨今、高速シリアル・データ転送などによりPCB上でのGHz帯設計が主流となりつつあり、それに伴って、問題となるジッタの原理原則は広く知るところとなっています。しかし実際には、その問題は設計に生かさなければなりません。そこでこのセッションでは、PCB上でのGHz帯設計に於けるプリ解析を中心に、設計における永遠のテーマ「TAT短縮、品質向上、コスト削減」に対するメンターの挑戦についてご説明します。

1月25日(木) E206  13:30 〜 14:15
45nm世代に対応する最新Calibre RETソリューション
青木 淳一氏 (EDAソリューション1部 
Calibreアプリケーションエンジニアグループ 
マネージャー
液浸露光技術の登場によって45nmの量産化が現実味を帯びる中、OPC技術には更なる補正精度の向上と処理時間の短縮、そして歩留まり低下因子(Hot Spot)の発生を回避するための高度な補正機能がもとめられています。こうした要求に応えるべく開発されたCalibreの次世代OPC製品をご紹介します。
1月25日(木) DM2  14:30 〜 15:15
生産性が違う検証手法 AVM for SystemVerilog
三橋 明城男氏 (ストラテジックビジネスディベロップメント部
テクニカルディレクター)
せっかく標準化された SystemVerilog、でもその使い方はユーザーに委ねられています。
このセッションではオープンソース化されたAVMのノウハウを活用し、SystemVerilog の本当の使い方、検証の生産性を飛躍的に上げるコツを伝授します。
1月25日(木) E206  14:30 〜 15:15
メンター・グラフィックスのDFMテストソリューション
坂尻 達雄氏 (EDAソリューションセールス
アプリケーションエンジニアリンググループ
シニアアプリケーションエンジニア)
ナノメータプロセスにおいては、設計側と製造側との協力なくしては、歩留まりの向上は望めなくなっています。DFMでのポイントの1つとしては、歩留まりの阻害要因となりうる情報をできるだけ早期に設計側に受け渡すことが重要です。このセッションでは、豊富な実績と信頼性を誇るYieldAssistを活用し、DFMに求められる解析・改善・診断といった包括的なソリューションをご紹介します。
1月25日(木) F202  15:30 〜 16:15
高位合成による生産性向上
- 高速なPure ANSI C/C++によるアルゴリズム開発からHWインプリメンテーションへ -

渡辺 智昭氏 (EDAソリューションセールス
シニアアプリケーションエンジニア)
Pure ANSI C/C++で表現したアルゴリズムから高性能なハードウェアを自動生成する高位合成ツールCatapult Synthesisは、時間の概念を持ち込むことなく高速検証可能なビット幅精度を導入できるC++クラスライブラリにより、アルゴリズムの記述・検証の容易性を維持し、多様なアーキテクチャのトレードオフを検討可能にします。また、下流工程での既存ツールとの統合により、検証の自動化など設計工程全体での生産性の向上に寄与します。本セッションでは高位合成を用いた設計手法を解説し、生産性向上の効果をご紹介します。
1月25日(木) DM2  16:30 〜 17:15
ADMS - ADIT Technology
三木 研吾氏 (ストラテジックビジネスディベロップメント部
AMS テクニカルディレクター)
新たにADVance MS のカーネルの一部として加わったFastSPICE"ADIT"の機能をベンチマーク結果を交えながらご紹介します。 
1月25日(木) E206  16:30 〜 17:15
ASICプロトタイピングに最適なSystemVerilogによる論理合成
小山 洋氏 (プロダクト・フォーカス・セールスグループ
シニアコンサルタント)
FPGAによるASICプロトタイピングを行う場合、従来のVerilog HDLによる記述では記述量が膨大になり、合成前の動作検証も非常に大変になってきます。このような場合にSystemVerilogを使用すると、デザインの記述量を大幅に減らし、非常に明確な記述を行うことができます。またアサーションを使用することによりシミュレータによる事前の論理検証も簡素化できます。本セッションではSystemVerilogに対応した論理合成ツールPrecision Synthesisを使用してのFPGAによるASICプロトタイピングの方法についてご説明します。
1月26日(金) E206  10:30 〜 11:15
生産性が違う検証手法 AVM for SystemVerilog
三橋 明城男氏 (ストラテジックビジネスディベロップメント部
テクニカルディレクター)
せっかく標準化された SystemVerilog、でもその使い方はユーザーに委ねられています。
このセッションではオープンソース化されたAVMのノウハウを活用し、SystemVerilog の本当の使い方、検証の生産性を飛躍的に上げるコツを伝授します。
1月26日(金) E206  11:30 〜 12:15
0-Inを使ったフォーマル検証
増田 慎吾氏 (ストラテジックビジネスディベロップメント部
テクニカル・マーケティング・エンジニア
最近普及しつつあるフォーマル検証手法(プロパティ・チェック)。0-Inとして長年培ってきた経験をもとに、使用方法に関するノウハウを紹介するとともに、さらに一歩すすんだスタティック・フォーマル検証手法とダイナミック・フォーマル検証についてご紹介します。
1月26日(金) E206  13:30 〜 14:15
ASICプロトタイピングに最適なSystemVerilogによる論理合成
小山 洋氏 (プロダクト・フォーカス・セールスグループ
シニアコンサルタント)
FPGAによるASICプロトタイピングを行う場合、従来のVerilog HDLによる記述では記述量が膨大になり、合成前の動作検証も非常に大変になってきます。このような場合にSystemVerilogを使用すると、デザインの記述量を大幅に減らし、非常に明確な記述を行うことができます。またアサーションを使用することによりシミュレータによる事前の論理検証も簡素化できます。本セッションではSystemVerilogに対応した論理合成ツールPrecision Synthesisを使用してのFPGAによるASICプロトタイピングの方法についてご説明します。
1月26日(金) DM6  14:30 〜 15:15
歩留まり改善への近道 Calibre Design-to-Siliconプラットフォーム
上野 幸治氏 (EDAソリューション1部
Calibreアプリケーションエンジニアグループ
シニアアプリケーションエンジニア)
近年の微細化プロセスにおいては、歩留まり低下の要因となりうる情報をできるだけ早期に発見・対策し、前工程への修正を可能な限り減らすことが急務となっています。物理検証で実績のあるCalibreをベースとしそれをさらに拡張したCalibre 製品群での取り組みをご紹介します。
1月26日(金) E206  14:30 〜 15:15
メンター・グラフィックスのSystemC Verification Technology
牧野 潔氏 (ビジネス・デベロップメント・マネージャー)
昨年10月にメンター・グラフィックスがサミット・デザインを買収したことにより、SystemCの検証環境が大幅に強化されることになりました。本セミナーでは、Vista SystemC IDEを中心にしたメンターの新しいSystemC検証環境をご紹介します。
1月26日(金) E206  15:30 〜 16:15
最新のSoC検証環境の紹介
山口 克氏 (EDAソリューションセールス
アプリケーションエンジニアグループ
マネージャー)
SoCが複雑化、大規模化すると共にVerilog、VHDL、SystemVerilog、SystemC、C/C++さらにはUMLといった様々な言語により、様々な抽象度(レベル)で設計、検証を行い効率化を図ることがより重要になっています。これらの言語、抽象度を網羅したメンター・グラフィックスのSoCソリューションをご紹介します。
1月26日(金) DM6  16:30 〜 17:15
Checker Board Simulation with ADVance MS and ADVance VCB
水口 勝之・佐々木真悟 氏 (カスタマ・サポート部 ICグループ・EDAソリューション1部
AMSアプリケーションエンジニア)
SPICE、デジタル、アナログ言語混在のトップレベルのネットリストコンフィグレーションを円滑に操作し、更にアナログブロックのキャラクタライゼーションを管理するADVance-VCBをデモを交えてご紹介します。
1月26日(金) E206  16:30 〜 17:15
PCBにおけるGHz設計への挑戦
堀越 修氏 (システム営業部 システム・デザイン・グループ
マネージャ)
昨今、高速シリアル・データ転送などによりPCB上でのGHz帯設計が主流となりつつあり、それに伴って、問題となるジッタの原理原則は広く知るところとなっています。しかし実際には、その問題は設計に生かさなければなりません。そこでこのセッションでは、PCB上でのGHz帯設計に於けるプリ解析を中心に、設計における永遠のテーマ「TAT短縮、品質向上、コスト削減」に対するメンターの挑戦についてご説明します。
1月26日(金) F202  16:30 〜 17:15
高位合成による生産性向上
- 高速なPure ANSI C/C++によるアルゴリズム開発からHWインプリメンテーションへ -

渡辺 智昭氏 (EDAソリューションセールス
シニアアプリケーションエンジニア)
Pure ANSI C/C++で表現したアルゴリズムから高性能なハードウェアを自動生成する高位合成ツールCatapult Synthesisは、時間の概念を持ち込むことなく高速検証可能なビット幅精度を導入できるC++クラスライブラリにより、アルゴリズムの記述・検証の容易性を維持し、多様なアーキテクチャのトレードオフを検討可能にします。また、下流工程での既存ツールとの統合により、検証の自動化など設計工程全体での生産性の向上に寄与します。本セッションでは高位合成を用いた設計手法を解説し、生産性向上の効果をご紹介します。

プレスリリース ・Actelとパートナーシップを拡張(2007/1/18)
・Samsung India Software Operations、メンター・グラフィックスの検証製品を選択 0-In Clock Domain Crossing (CDC) を標準設計手法として採用(2007/1/15)
・Cypress、Calibre xRC寄生素子抽出を採用、「比類のない精度」を評価(2006/12/25)
・Calibre xRCならびにCalibre xL、TSMCの65ナノメータ・プロセス用として認定(2006/12/25)
・次世代OPCソリューションをリリース「Calibre nmOPC」-高精度、高性能、RETフローの所有コストを大幅に削減(2006/12/13)
   
   



 
 




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