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出展者セミナープログラム/検索


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アトレンタ株式会社
1月25日(木) DM1  14:30 〜 15:15
SpyGlass LP: RTLローパワーソリューションとタイミングアウェアRTLパワーエスティメーション
大森 康弘氏 (シニアアプリケーションエンジニア)
現在主流の低消費電力設計のほとんどがネット
リスト以後で行われているのが現実で、投資に
対する効果に疑問が残るだけではなく、RTLの
ファンクションに影響を及ぼすため、複雑な検証
が必要とされます。Atrenta社の低消費電力ソリ
ューションはRTLに対して適用できます。
効果の得られるレジスタに対してだけ挿入される
選択的なクロックゲーティングや、タイミングア
ウェアなRTLパワーエスティメーション技術など、
パワークリーンなRTL作成のための技術を紹介さ
せていただきます。
1月25日(木) DM4  16:30 〜 17:15
Atrenta 1T:Implement: RTLプロトタイピングソリューション
谷川 寛氏 (シニアアプリケーションエンジニア)
チップ設計の多くの問題点はアーキテクチャに
依存しているにもかかわらず、デバッグのほと
んどは、多大な工数を必要とし大きな効果が期待
できないP&R以後で行れているのが現実です。
RTLプロトタイピングツールであるAtrenta
社の1T:Implementはこれらの致命的な問題
点を解決いたします。
設計初期の段階で、物理情報まで考慮した最適な
アーキテクチャ検討や、RTLの構造に潜む問題
点のビジュアライズ化をどのように行うか、解決
していくのか、その手法をご覧いただきます。
1月26日(金) DM5  10:30 〜 11:15
SpyGlass DFT: RTLでのDFT設計及び検証
米澤 和繁氏 (シニアアプリケーションエンジニア)
今日までのDFT設計は論理合成の段階でスキャンの挿入を行い、ゲートレベルデザインに対して処理を行ってきました。
このような処理には時間と経験が必要とされ、期待される故障検出率が得られない場合RTLまで戻って修正を行わなければならず、多くの問題が発生してしまいます。アトレンタ社ではDFTの問題をRTLの段階で発見し、より早期に解決することを目的としたDFT設計・検証方法をご紹介いたします。
1月26日(金) DM2  12:30 〜 13:15
SpyGlass Constraints: 設計制約検証とタイミング例外の検証・生成
八重樫 靖氏 (シニアアプリケーションエンジニア)
SoC設計の複雑さが増すにつれ、設計制約条件の作成が複雑になり、適切でかつ正確な制約条件を作るのが困難になっています。
アトレンタ社は、RTL/ネットリストから設計制約条件のテンプレート自動生成、設計制約のチェック、特に階層間の制約の矛盾点のチェック、及び、階層構造を変更した際の設計制約条件のマージなど約300からなるルールで設計制約の検証を行います。
また、アトレンタ社はタイミング例外パスの検証、及び自動生成をサポートしております。タイミング例外検証において、どの様なFP/MCPが対象となるのか、具体的な例を挙げ説明いたします。タイミング例外パスの生成において、無造作にすべてのタイミング例外を生成するのではなく、アトレンタ社の持つテクノロジを用いて、最適なタイミング例外パスを生成するフローの説明及びデモをご覧頂きます。
1月26日(金) DM5  16:30 〜 17:15
SpyGlass CDC: CDC検証ツールご紹介
八重樫 靖氏 (シニアアプリケーションエンジニア)
大規模SoCは、標準インターフェースや複数のプロセッサ等が複数存在してるものが多く、非同期リセットや非同期クロック間データ転送の扱いが、チップ設計においてますます重要な問題になってきてます。本セミナーにおいて、最も一般的な問題を議論し、アトレンタ社のテクノロジを使って、これらの問題をどのように予見し、どのように解決するかをご覧いただきます。また、擬似エラーをどのように削減し、自動でFIFO、及び、ハンドシェイクの抽出および機能検証を行うデモをご覧いただきます。

アンソフト・ジャパン(株)
1月26日(金) DM4  16:30 〜 17:15
SoC、SiPデザインにおけるAnsoft設計ツールの紹介
柳 孝裕氏 (シニアアプリケーションエンジニア)
近年、SoC、SiPとシステムインテグレーションが進み、Applicationに応じてその住み分けがはっきりしてきた。
そこでAnsoftの電磁界ツール群と回路シミュレータNEXXIMの協調解析によるSoC、SiPの解析の可能性を紹介する。

(株)礎デザインオートメーション
1月26日(金) DM4  13:30 〜 14:15
浮動小数点変数の固定小数点化ツール、
「FP-Fixer」のご紹介

嶋崎 等氏 (代表取締役社長)
実数演算を含むアルゴリズムをカスタムハードウェアで実現する場合、誤差を考慮しつつ演算の固定小数点化を行う必要があり、この作業は設計期間の半分以上にのぼ
ることもあります。
 本セッションでは、浮動小数点の固定小数点変換ツール「FP-Fixer」を使用しての、Cコードの浮動小数点変数の整数型への変換、つまり各変数のビット幅確定作業の自動化、高速化の手法について詳しく解説致します。

伊藤忠テクノソリューションズ(株)
1月25日(木) DM4  10:30 〜 11:15
EVE社超高速エミュレータZebu-XXL
竹内 大輔氏 (伊藤忠テクノソリューションズ
DFTシステム課
本セッションでは、EVE社が提供する最新シリーズ”ZeBu-XXL”についてご紹介します。
ZeBu-XXLはZeBu-XLの後継機としてリリースされた大規模LSI向けASICエミュレータです。
ZeBuシリーズのアーキテクチャをそのまま継承し、Virex4を搭載することによるデザイン容量、エミュレーションスピードが向上したEVE社の最新製品の紹介ご紹介します。


1月25日(木) DM4  11:30 〜 12:15
RealIntent社データプロトコル転送回路検証のアプローチのご紹介

野口 訓氏 (伊藤忠テクノソリューションズ
DFTシステム課
課長)
本セッションでは、アサーション・ベースのフォーマル検証技術をデータ伝送プロトコル回路検証に適用した、RealIntent社のEnvisionファミリーをご紹介します。Envisionは、PSL、SVA等の標準プロパティ言語をサポートしたCONQUEST、 静的論理カバレッジASCENT、同期調停検証のCLOCK INTENT VERIFICATION、タイミングの例外制約検証のPureTimeで構成されます。シミュレーションで確認が難しい、プロトコル中のバスサイクの不調、ハザート信号の伝播防止、信号収束の発見などの先進機能を中心にご紹介いたします
1月26日(金) DM6  10:30 〜 11:15
システムLSI At-speed On-chip デバッグのためのIPソリューション
Dave Miller氏 (Vice president of Application and Support DAFCA Inc.)
"At-Speed, In-System SoC Functional Validation using On-Chip,
Re-configurable Instrumentation IP”

DAFCA, Inc. is an EDA software company focused on post-silicon SoC validation, debug, and in-system bring-up. DAFCA’s software tools allows design teams to seamlessly incorporate our patented reconfigurable infrastructure IP into their devices, pre-silicon, in order to observe, discover, and diagnose at-speed, in-silicon functional behavior. Physical device validation and debug is the most expensive and unpredictable stage of design implementation; DAFCA tools lead to dramatically lower and more predictable development costs, and help our customers to accelerate product revenue.

The ClearBlueTM Instrumentation Studio is a powerful, easy to use, pre-silicon environment for insertion of reconfigurable instruments directly into RTL. The ClearBlueTM Debug Environment offers a wide spectrum of in-system, at-speed analysis capabilities, including logic analyzers, event-based and assertion-based debug, and performance monitoring. ClearBlue is compatible by design with all major EDA tool flows.

1月26日(金) DM4  14:30 〜 15:15
Sarnoff Europe社のESDソリューション”TakeCharge”のご紹介
Henk De Blaere氏 (Director, Business Dev., Sales & Marketing
Sarnoff Europe)
本セッションでは、Sarnoff Europe社がライセンスする半導体静電破壊防止技術”TakeCharge”について、そのメリットとビジネスモデルを中心にご紹介します。
TakeChargeは、65nmに至るまでの最先端CMOSやHV-CMOS、RF、BiCMOS等さまざまなプロセステクノロジーにおいて、シリコン上で実証済みの技術であり、東芝、ソニー、松下、富士通、ルネサス、リコー、沖、新日本無線、セイコーエプソン他多くの主要ICメーカーにライセンスされています。TakeChargeの採用により、大幅な設計リスクの低減とコストダウンに寄与しています。
また、主としてファブレスメーカー向けに、最適化済みのIOライブラリソリューション”TDK”や特定のプロダクト(または特定のPIN)向けのポイントソリューションである”TDS”についてもご紹介します。
1月26日(金) DM4  15:30 〜 16:15
DFMチュートリアル

小西 英範氏 (伊藤忠テクノソリューションズ
DFTシステム課
本セションは、DFM技術、ソリューションの最新動向を報告します。
□DFMルールを考慮した、セル・データ自動生成フロー
□リソグラフ・ベースのゲート長キャリブレーションによるリーク電流削減アプローチ
□プロセスばらつきを考慮したタイミング・モデル作成&SSTA適用フロー
□ルール&モデルベース、ハイブッリトベース・ダミー・フィラー挿入&最適化、CMP平坦度ばらつきの見積り、解析アプローチ

イノテック(株)
1月25日(木) DM5  11:30 〜 12:15
次世代のオンチップ・インターコネクト
〜Network on Chip(NoC)ソリューション〜

Xavier Leloup氏 (Arteris Inc.
Solutions Architect)
SoC内で使用されるIPコアの数や、種類が増加するに従い、従来のバスにIPを接続しては通信の管理、パフォーマンス要求を満たすことは非常に難しくなってきています。Arteris社は、これらの問題を解決するネットワーク・オン・チップ(NoC)ソリューションを提供します。このセミナーでは、開発するSoCの要求を満たすNoCを如何に探索し、実装していくかをご覧頂きます。
1月25日(木) DM5  14:30 〜 15:15
仕様ミスによる設計イタレーションを軽減するためのESL-IPリユース設計環境のご紹介
Simon Rance氏 (Beach Solutions, Inc.
Director of Global Applications and Services)
Beach社のEASI-Toolsは、SOC内に必要なIP及び
システム・インターフェースの仕様入力から、検証,
デバイスドライバ、ドキュメント生成を含む設計
ファイルの自動生成ツールです。本セミナーでは、
Beach製品の概要説明の他、国内外を問わず、導入
されている顧客の運用事例をご紹介致します。
1月25日(木) DM5  15:30 〜 16:15
アプリケーション特化命令セット・プロセッサ(ASIPs)の設計とプログラミングのためのリターゲッタブル設計ツール
Gert Goossens氏 (Target Compiler Technologies N.V.
CEO)
組込みSoCは性能、柔軟性、消費電力、設計期間等
多くの複雑な機能を最適なバランスで統合します。
汎用プロセッサの従来モデルではもはや十分では
ないかもしれません。
このセミナーでは組込みSoCの計算ノードとしてアプ
リケーション特化命令セット・プロセッサ(ASIPs)の概念を議論します。ASIPsのアーキテクチャ探索、HW合成、SW開発、検証環境を提供する新しいリターゲッタブルなツール群を概説します。

(株)エーイーティー
1月26日(金) DM1  14:30 〜 15:15
電磁界解析ソフトCST STUDIO SUITEの新機能
─ 大規模解析と高速化への挑戦 ─

清野 幹雄氏 (技術部本部長)
高周波電磁界解析ツールMW STUDIOを中心とするCST STUDIO SUITEは最新バージョンであるVer.2006Bで更なる進化を遂げました。多種多様な解析要求に対応すべく用意されているソルバー郡の機能向上に加え、メインソルバーである時間領域ソルバーには、大規模解析と解析時間の短縮に向けた新たな機能が用意されます。本セミナーでは上記内容についてご紹介致します。

AWR Japan株式会社
1月26日(金) DM2  14:30 〜 15:15
次世代の高周波設計ツール
Analog Office

田所 紀彦氏 (Application Engineer)
Analog Officeは、オープンな統合設計環境と統一データベースを持った次世代のアナログ・RFIC設計ツールです。
システムからレイアウトまでの全設計を効率化し、格段に開発スピードを向上させます。
本セミナーでは最新版Analog Office 2007を紹介すると共に、設計を効率化させるための弊社オリジナルのテクノロジについて説明させていただきます。

(株)エスケーエレクトロニクス
1月25日(木) DM1  15:30 〜 16:15
プロトタイプ検証実例と新製品群のご紹介
辻 智之/岡本 真理子氏 (検証システム事業部・横浜R&Dセンター長/広報)
エスケーエレクトロニクス社のAccverinos(アキュベリノス)
シリーズも、本格的な販売開始より3年目を迎え、多くの
お客様にご利用頂いております。

今回の出展者セミナーでは、ユーザー様の使用実績の
ご説明と共に、新たにラインナップされました、
新規ハードウェア、ソフトウェアについてご紹介致します。
1月26日(金) DM5  12:30 〜 13:15
プロトタイプ検証実例と新製品群のご紹介
辻 智之/岡本 真理子氏 (検証システム事業部・横浜R&Dセンター長/広報)
エスケーエレクトロニクス社のAccverinos(アキュベリノス)
シリーズも、本格的な販売開始より3年目を迎え、多くの
お客様にご利用頂いております。

今回の出展者セミナーでは、ユーザー様の使用実績の
ご説明と共に、新たにラインナップされました、
新規ハードウェア、ソフトウェアについてご紹介致します。

(株)エッチ・ディー・ラボ EDA事業部
1月26日(金) DM3  16:30 〜 17:15
「JEDAによるESLでのアサーション・カバレッジ検証の実現」
齋藤 暁氏 (EDA事業部)
JEDAはSystemCで動作する検証環境を提供します。SystemC上では実現していなかったアサーションやカバレッジといった検証手法をSystemC検証環境において可能にします。
NSCaではRTLと同等のサイクルレベル・アサーションに加え、SystemCのメリットであるの高い抽象度に合わせたトランザクションレベル・アサーションも可能です。NSCvではカバレッジ検証およびマルチスレッド検証を可能にします。

(株)エッチ・ディー・ラボ
1月26日(金) F202  14:30 〜 15:15
「設計スタイルガイドがSystemC設計を加速する」
〜システムLSI設計を120%成功に導くためのSystemC記述テクニック〜

長谷川 裕恭氏 (代表取締役 設計コンサルタント)
遂に、SystemC動作合成スタイルガイドを作成し、リリース予定です。実際の使用事例を通しながら、ガイドラインについて、解説します。

1.動作合成の記述スタイル
2.SystemCで作る検証環境
3.動作合成のテクニック
1月26日(金) DM3  15:30 〜 16:15
「これがわかれば、SystemCで設計ができる」
〜これからのシステムLSI設計への一歩を踏み出そう〜

小川 丈博氏 (設計コンサルタント)
近年、SystemCを使ったハードウェア設計が普及しつつあります。
しかし、設計フローが確立されていないことや、言語の難しさから、急速に広まるには至っていません。
本セミナーでは、SystemCを使ったハードウェア設計の現状と、設計を加速するためのポイントおよびhdLabの取り組みについて紹介させて頂きます。

(株)沖ネットワークエルエスアイ
1月25日(木) DM4  12:30 〜 13:15
設計と検証の分業によるSoC開発成功のポイント
新川 吉彦氏 (戦略マーケティング本部 シニアマネージャ)
大規模化、複雑・多機能化するSoC開発において検証の重要性は益々高くなっており、いかに高品質に短期間で検証するかが商品開発成功のポイントになっています。
本セミナーでは、新しい検証手法、最新の検証ツールを的確に導入し、最適に運用する上でのノウハウを解説し、具体事例として当社のソリューションを紹介します。
1月25日(木) E205  15:30 〜 16:15
マルチコア時代の検証 !
機能から性能まで拡がる検証へのソリューション !

森 義一氏 (デザインソリューション本部 シニアマネージャ)
複数のCPUや画像処理/信号処理IPを内蔵するマルチコア時代を迎え、大規模・複雑化するSoCの検証は、機能検証だけに留まらず性能検証までを必要としています。様々な分野に拡がる検証を実現するのがトランザクションレベルモデリングの活用です。
ここでは、高位レベルからの性能検証・協調検証から機能検証までのトランザクションレベルモデリングの適用について解説し、当社が提供する様々なソリューションを紹介します。
1月26日(金) DM6  13:30 〜 14:15
使ってみよう、SystemVerilog !
機能検証への適用事例と成功のポイント

斎藤 早苗氏 (デザインソリューション本部 副本部長)
SystemVerilogの機能検証への適用が本格的に始まりました。SystemVerilogにより、ランダム検証やアサーション、機能カバレッジを利用できるようになりましたが、その効果を得るには、機能検証手法を理解し、勘所を押さえることが重要となります。
本セッションでは、SystemVerilogで機能検証を成功するためのポイントを、適用事例をもとに解説します。また、当社が提供するSystemVerilogソリューションを紹介します。
1月26日(金) DM1  15:30 〜 16:15
通信向けLSI開発のポイントと最新ソリューションのご紹介
小田切 英昭氏 (IPソリューション本部 本部長)
OFDM、DSSSなどの高速・広帯域デジタル変復調技術が、第3世代携帯電話や無線LANなどにおいて実用化される一方、画像データなどのコンテンツのデジタル化の普及に伴い、これらのデジタル変復調技術を用いた独自仕様の通信用LSIを開発したいというニーズが高まっています。
本セミナでは、当社の無線LAN用IPコアの開発により培った変復調技術をベースとした、通信LSI開発の各種ソリューションについて紹介します。

カーボン・デザイン・システムズ・ジャパン(株)
1月25日(木) DM5  13:30 〜 14:15
SOC開発の最速ESLソリューション
大石 敏久氏 (アプリケーションエンジニアグループ 
ディレクター
VSP(tm)は、Verilog/VHDLのRTLから高速なシミュレーションモデルを生成します。VSP技術をARM社Realview SOC Designer(tm)に統合することでHW/SW協調検証が飛躍的に加速します。また、SOC-VSPのReplay技術は、協調検証のデバッグTAT効率を飛躍的に短縮する画期的な技術です。
セミナーでは、VSP、SOC-VSPがもたらす高速SOC検証環境について講演致します。
1月26日(金) DM2  13:30 〜 14:15
SOC開発の最速ESLソリューション
大石 敏久氏 (アプリケーションエンジニアグループ 
ディレクター
VSP(tm)は、Verilog/VHDLのRTLから高速なシミュレーションモデルを生成します。VSP技術をARM社Realview SOC Designer(tm)に統合することでHW/SW協調検証が飛躍的に加速します。また、SOC-VSPのReplay技術は、協調検証のデバッグTAT効率を飛躍的に短縮する画期的な技術です。
セミナーでは、VSP、SOC-VSPがもたらす高速SOC検証環境について講演致します。


カリプト・デザイン・システムズ(株)
1月25日(木) DM6  15:30 〜 16:15
マニュアルC設計フローにおけるパラダイム・シフト
〜 SLECによる"ANSI C vs RTL"の等価性検証 〜

山本修作氏 (Calypto Design Systems, Inc.
Technical Account Manager)
C言語が、信号処理アルゴリズムを中心にハードウェア設計の上流工程で使われるようになったのは意外に古く、Verilog/RTL設計よりも更に時をさかのぼります。

近年C言語がESL設計として注目され、動作合成やSystemC/TLMなどの事例が報告されています。しかし未だに上流工程だけに用いられることも多く、下流工程まで活用する際にも人手でRTLを書いた後、ランダム・テストなどのシミュレーションによる検証が一般的です。そのためRTLの設計・検証に多くを費やしても、機能的なバグによる再設計は依然高いリスクとして存在しています。

このセミナーでは、そのようなC-RTL手法における機能検証に対する解決策をデモを交えてご紹介いたします。これはESL手法に応用しても革新的ですので、C/C++/SystemCを用いる全ての設計者に非常に有益な内容となっております。皆様のご参加を心よりお待ちいたしております。
1月26日(金) E205  15:30 〜 16:15
マニュアルC設計フローにおけるパラダイム・シフト
〜 SLECによる"ANSI C vs RTL"の等価性検証 〜

山本修作氏 (Calypto Design Systems, Inc.
Technical Account Manager)
C言語が、信号処理アルゴリズムを中心にハードウェア設計の上流工程で使われるようになったのは意外に古く、Verilog/RTL設計よりも更に時をさかのぼります。

近年C言語がESL設計として注目され、動作合成やSystemC/TLMなどの事例が報告されています。しかし未だに上流工程だけに用いられることも多く、下流工程まで活用する際にも人手でRTLを書いた後、ランダム・テストなどのシミュレーションによる検証が一般的です。そのためRTLの設計・検証に多くを費やしても、機能的なバグによる再設計は依然高いリスクとして存在しています。

このセミナーでは、そのようなC-RTL手法における機能検証に対する解決策をデモを交えてご紹介いたします。これはESL手法に応用しても革新的ですので、C/C++/SystemCを用いる全ての設計者に非常に有益な内容となっております。皆様のご参加を心よりお待ちいたしております。

(株)キー・ブリッジ
1月26日(金) DM5  14:30 〜 15:15
Sandwork Design社製
回路シミュレータデバッギングツール
SPICE Explorerの概要

Wu-Yi Chin氏 (Sandwork Design, Inc.
VP Operations)
発売以来、世界中のアナログ回路デザイナーに絶大なご支持を頂いているSPICE Explorer。新製品のSPICE Checkを含めて、概要を適用事例の紹介を含めてご案内します。
1月26日(金) DM5  15:30 〜 16:15
Azuro社製
クロックツリー最適化ツール
Power Centricの概要

Ashutosh Mauskar氏 (Azuro, Inc
VP Product Marketing)
Azuro社製PowerCentricは、65nmプロセス以降の先進的で多様なデザインフローにおいて低消費電力のソリューションを提供します。
PowerCentricは、デジタルASIC設計における従来のクロックツリーシンセシス手法(CTS)を完全に置き換え、「Clock Gate Synthesis」と「Clock Tree Buffering」を統合する最適化エンジンの採用により、現在の業界標準低消費電力設計フローに加えてさらなる低消費電力を実現します。
セミナーではPowerCentricの概要を紹介します。

コーウェア(株)
1月25日(木) F202  14:30 〜 15:15
SoC向けHW、SWの開発期間を半減可能な先進のESL設計環境
川原 常盛氏 (営業技術部 部長)
コーウェアは業界でも最も広範囲かつ先進のSystemCベースESLソリューションを提供しています。
本セッションではコーウェアが提供しているソリューション全体の概要と、2006年12月にリリースしたPlatform ArchitectおよびVirtual Platromの最新バージョンの情報を、デモを交えながら紹介いたします。
また、H.264をリアルタイムでデコード可能なソフトウェア開発環境(Virtual Platform)のデモもご覧頂く予定です。
1月26日(金) DM4  10:30 〜 11:15
SystemC再利用性向上の切り札、SCML(SystemC Modeling Library)チュートリアル (前半)
池田 孝氏 (営業技術部 フィールドアプリケーション・エンジニア)
SCML(SystemC Modeling Library)はSystemCモデルの再利用性を向上させるために、コーウェアが開発したものであり、OSCIなどCoWare以外SystemCシミュレータ上で動作させることが可能です。
SCMLはライブラリ、コーディング・スタイル・ガイドおよびサンプルから構成されており、希望者は弊社HPより無償でダウンロード可能です。
本セッションではSCMLを用いてペリフェラル・モデルを作成する方法、
そして、作成されたモデルをOCPバスに接続するための手順を紹介することによって、SCMLの技術的な概要を紹介いたします。
1月26日(金) DM4  11:30 〜 12:15
SystemC再利用性向上の切り札、SCML(SystemC Modeling Library)チュートリアル (後半)
池田 孝氏 (営業技術部
フィールドアプリケーション・エンジニア)
前セッションからの連続セッションになります。前半のセッションとあわせて参加されることを推奨いたします。

サイバーテック(有)
1月25日(木) F201  10:30 〜 11:15
フォーマル検証の最新技術動向
後藤 敏氏 (早稲田大学 大学院情報生産システム研究科 教授)
システムLSIの開発において、機能・論理検証に費やす期間が、全体の70%以上に達するといわれており、いかに網羅性の高い検証を短期間に行うかが大きな課題となっている。
従来のシミュレーション手法に代わり、PSLやSVAを使ったアサーションベース検証手法やハイレベルな完全フォーマル検証など新しい技術や製品が出てきている。
本セミナーでは、これらの技術に加え、さらに最新のフォーマル検証技術動向についても紹介する。
1月25日(木) E206  11:30 〜 12:15
ここまでできる! フォーマル検証
野々下 博氏 (サイバーテック 技術部)
最近のフォーマル検証技術の進歩によりRTL設計や機能検証におけるフォーマル検証ツールの適用範囲が広がっています。設計の初期段階における動作確認からエンド・ツー・エンドのブロック検証まで様々な局面でフォーマル検証ツールを使用することが出来るようになりました。
本セミナーでは、JasperGoldを使ってどのようなことが出来るのか、実用的な事例を示しながら幅広い使い方を紹介します。
1月26日(金) E204  10:30 〜 11:15
どういうところにフォーマル検証が使えるの
野々下 博氏 (サイバーテック 技術部)
フォーマル検証ツールを導入したいが、どこにどの様に適応すれば良いのか分からない…これまでフォーマル検証ツールは使ってみたが、制限が多くうまく使えない
という声をよく聞きます。しかし技術の進歩や新しい適用モデルにより、アサーション検証だけではなく、テストベンチもテストベクタも要らないRTL記述の動作確認にも適用可能になりました。
本セミナーでは、フォーマル検証ツールの様々な応用や適用事例を紹介します。

サガンテック・ノース・アメリカ・インク
1月25日(木) DM1  16:30 〜 17:15
Layout migration and optimization : Enabling faster adoption of new process technology
Marc Dingenen氏 (Sagantec社 Technical Staff)
65nm・45nmの設計は、複雑でリスクがあり、またコストのかかる作業です。しかし、革新的なレイアウト・マイグレーションやオプティマイゼーションの技術を使うことによって、設計者は設計期間のTATを短縮したり、実行上のリスクを低減させることができる。本セミナーでは、サガンテック社の技術を紹介し、微細化の最先端で、どのように実行時間を短縮させることができるかを紹介する。
1月26日(金) E205  16:30 〜 17:15
DFM-Fix : Integrating layout correction in the design to mask flow
Johan Peeters氏 (Sagantec社 Technical Staff)
今日のデザインフローは、65nm・45nmのプロセスにおいてリソグラフィや製造向けに最適化されていない。リソグラフィ後の“ホットスポット”は、TATの長期化、マスクの作り直し、また初期歩留まりの低下という結果を招く。この問題を解決するために、モデリング・解析、そしてレイアウト自動修正が重要である。本セミナーでは、サガンテック社のホットスポットを修正するツール“DFM-Fix”を紹介する。

サン・マイクロシステムズ(株)
1月25日(木) DM3  15:30 〜 16:15
SystemVerilogによるグリッド環境上でのプロセッサ検証環境構築とその効果
榊原泰徳氏 (ソナック株式会社 LSI事業部 アーキテクト )
1月26日(金) DM3  10:30 〜 11:15
Sunの最新EDA環境向け製品・ソリューションのご紹介
"X64サーバ、Sun Ray、NAS、Solaris10"

河田 剣治氏 (サン・マイクロシステムズ株式会社 ISVアライアンス統括部 専任部長)
サンの強力なX64ラインナップ(AMD Opteron搭載製品)、EDA用クライアント環境としてのSunRay、安価なライセンス費用で利用可能なN1 Grid Engine、コストパフォーマンスに優れたNASストレージなど最新の様々なソリューションをご紹介致します。
また、大手EDAベンダーからSolaris10 x64/x86対応したtoolのリリースが始まります。将来のLinuxに変わるOS環境の選択肢としてご期待下さい。

(株)ジーダット
1月25日(木) DM4  13:30 〜 14:15
高速イールド解析環境:Predictions+HOTSCOPEのご紹介
井上 賢氏 (DFMプロジェクト)
Predictions社製品は、デフェクト解析ツールとして世界で幅広く使われているツールです。このセミナーでは、Predictions社製品のご紹介と、LSI設計・製造の各工程でスムーズな情報交換の実現を目指したHOTSCOPEバージョン7との結合をご覧いただき、DFM対応の一端をご紹介します。
1月25日(木) DM4  14:30 〜 15:15
デジタルカスタムデザイン向け高精度タイミングサインオフ検証、および超高速特性解析,LIB生成ツールのご紹介
柿木利彦氏 (EDA営業技術部)
HiTASは、動的回路を多用したカスムデジタルデザインのマクロセル、フルチップに対して、トランジスタレベルで解析を行い、超高速に全ラッチポイントに対して網羅的かつ高精度なタイミング・サインオフ検証を行います。タイミング検証をパスした後、超高速に特性解析を行い、Liberty(.lib)ファイルを作成できます。これにより、SOC設計を遅延無く進めることができます。
1月26日(金) DM1  12:30 〜 13:15
Enabling the true design for manufacturing solution through variability platform
Nitin Deo氏 (Vice President of Marketing and Business Development,
Clear Shape Technologies, Inc.)
Clear Shape's variability platform delivers leading edge DFM analysis and optimization solutions that enable entitled yield and performance for sub-90nm chip design.
We will present several real design examplesthat demonstrate Clear Shape's flagship product - InShape (tm) and showcasethe success of OutPerform (tm) - industry's first eDFM product has been silicon validated.

シエラ・デザイン・オートメーション(株)
1月25日(木) E205  14:30 〜 15:15
最先端プロセスにおけるリソグラフィ及びプロセス変動を考慮したレイアウト設計手法
Mathew Philip氏 (シニア・テクニカル・スタッフ)
65nm以降の先端プロセス・ノードにおけるLSIレイアウト設計では、プロセスや動作環境変動に伴う各種バラつき 並びに 設計が大規模化することに伴い増加・複雑化するLSIの動作モード数の増加へ対応する機能に加えて、Lithographyの変動やCMPプロセスの変動を考慮したDFM対応設計ソリューションの開発が課題となります。
このセミナーでは、そのような課題に対応する設計手法とそれを実現する技術要素について説明いたします。
1月26日(金) E204  13:30 〜 14:15
最先端プロセスにおけるリソグラフィ及びプロセス変動を考慮したレイアウト設計手法
Mathew Philip氏 (シニア・テクニカル・スタッフ)
65nm以降の先端プロセス・ノードにおけるLSIレイアウト設計では、プロセスや動作環境変動に伴う各種バラつき 並びに 設計が大規模化することに伴い増加・複雑化するLSIの動作モード数の増加へ対応する機能に加えて、Lithographyの変動やCMPプロセスの変動を考慮したDFM対応設計ソリューションの開発が課題となります。
このセミナーでは、そのような課題に対応する設計手法とそれを実現する技術要素について説明いたします。

株式会社シルバコ・ジャパン
1月25日(木) DM3  13:30 〜 14:15
シルバコの提供するSimucad社の高精度な寄生素子抽出ツール
桑垣 武司氏 (技術部 シニア・アプリケーション・エンジニア)
CLEVERは、製造プロセスに起因する非矩形の配線形状を再現して、3D電界ソルバを実行し、配線寄生容量・抵抗を抽出します。STELLAR は、より大規模なデザインを取り扱うことができる3D電界ソルバを搭載しており、数万素子レベルのデザインに対応します。HIPEXでは、レイアウト・ベースの寄生素子抽出を実現しています。CLEVER、STELLARに比べて非常に高速であり、フルチップ・レベルの寄生素子を含んだ SPICE/DSPFを出力します。
1月25日(木) DM3  14:30 〜 15:15
AccuCellによる高精度のセル・キャラクタライゼーションとAccuCoreによるトランジスタ・レベルのスタティック・タイミング解析
樫村 薫氏 (技術部 シニア・アプリケーション・エンジニア)
AccuCellは、条件の設定が容易なセル・キャラクタライゼーション・ツールです。SmartSpiceの優れた機能により、高精度の結果を実現します。AccuCoreは、STAが内蔵されたブロック・キャラクタライゼーション・ツールです。大規模回路をクラスタに自動分割し、SPICEレベルの高精度キャラクタライゼーションを可能にします。トランジスタ/ゲート・レベルのブロック回路においてSTAを使用しタイミングのボトルネックを解析します。
1月26日(金) DM3  11:30 〜 12:15
SIMUCAD PDK開発・サポート
Koichi Okashita氏 (Director of PDK Development/Simucad Design Automation,Inc.)
ファブレス設計ハウスは現在、あらゆるファウンドリに対応し、品質が実証され、フロントエンドからバックエンドまでの設計フロー全体に対応し、FSAに準拠し、迅速なアップグレードとメンテナンスを実現する高品質のPDKの提供を、EDAソフトウェア・ベンダに求めています。Simucad社は、これらの要求をすべて満たす世界有数のPDKサプライヤとして高品質のPDKを提供しています。

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