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出展者セミナープログラム/検索


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株式会社シルバコ・ジャパン
1月26日(金) DM3  13:30 〜 14:15
アナログ/ミックスド・シグナル・シミュレーションのための高精度のソリューション
人見 九二男氏 (技術部 シニア・アプリケーション・エンジニア)
SmartSpiceとHarmonyは、マルチスレッド・ソルバにより他社比で8〜12倍の処理速度を達成します。
また、新デバイス・モデル・ライブラリのWeb対応により、モデルの即時アップデートが可能です。
さらに、HSPICE、Spectre、Eldo、HSIMとの互換性を持ち、マルチスレッド、64ビット対応、Gatewayスケマティック・キャプチャとの統合により、大規模回路の高速シミュレーションを実現する最善のソリューションです。
1月26日(金) DM3  14:30 〜 15:15
UTMOST IV 最適化モジュール - SPICEモデル・パラメータ抽出のための最新鋭モジュール
Dr. Ivan Pesic氏 (代表取締役社長)
UTMOST IVは、柔軟なデータ管理のためにBorland 64ビットFirebirdデータベース上に構築され、特別設計のAPIによるSmartSpiceとのインタフェースで超高速最適化を実現します。
7種類のオプティマイザ(3種類はジェネリック)が提供する
自動化環境では、モデル・パラメータ抽出の工数が数日から数時間に短縮され、マクロ・モデリング、Sパラメータ最適化が容易、かつ高速となります。

(株)図研
1月25日(木) F202  13:30 〜 14:15
「CyberWorkBenchのご紹介:開発思想、搭載技術、利用効果」
若林一敏氏 (NECシステムテクノロジー株式会社
CWB事業推進室チーフアーキテクト
(兼NECシステムデバイス研究所システムCAD研究部長))
 CyberWorkBenchは十数年間にわたる研究開発と設計現場からのノウハウを吸収してできたC言語ベースのLSI・FPGA設計環境です。携帯やSTB等のデジタルコン
シューマ機器はもちろん、汎用機、サーバ、通信機器、制御装置など様々な分野の設計で実チップ設計に使われてきております。
C言語でLSIを設計するという思想から、技術的特徴を説明し、実チップへの適用事例を用いて効果をご紹介いたします。さらに、動作合成、形式検証、統合開発環境(合成回路解析系含む)等のデモンストレーションを交えて、実際の開発での利用イメージを感じていただけます。
1月26日(金) DM5  13:30 〜 14:15
PCI Express開発キット「PTFNavi」によるパフォーマンス解析
中村 孝志氏 (インベンチュア株式会社
開発部 チーフスペシャリスト)
PCI Expressの転送パフォーマンスは接続相手の能力に大きく依存することをご存知ですか?PCI Expressを搭載したLSIで、想定していた転送レートがでない場合どうしますか?所望の転送レートを実現するには、設計段階から接続相手を考慮した最適構成を選択するという矛盾を克服する必要があります。本セミナーでは、PTFNaviで新しくリリースした『パフォーマンス解析機能』を中心に、PTFNaviの機能並びに運用方法、使用メリットをご説明します。
1月26日(金) F202  13:30 〜 14:15
「CyberWorkBenchのご紹介:開発思想、搭載技術、利用効果」
若林一敏氏 (NECシステムテクノロジー株式会社
CWB事業推進室チーフアーキテクト
(兼NECシステムデバイス研究所システムCAD研究部長))
 CyberWorkBenchは十数年間にわたる研究開発と設計現場からのノウハウを吸収してできたC言語ベースのLSI・FPGA設計環境です。携帯やSTB等のデジタルコン
シューマ機器はもちろん、汎用機、サーバ、通信機器、制御装置など様々な分野の設計で実チップ設計に使われてきております。
C言語でLSIを設計するという思想から、技術的特徴を説明し、実チップへの適用事例を用いて効果をご紹介いたします。さらに、動作合成、形式検証、統合開発環境(合成回路解析系含む)等のデモンストレーションを交えて、実際の開発での利用イメージを感じていただけます。

(株)スピナカー・システムズ
1月25日(木) DM5  16:30 〜 17:15
動作合成ツールDesignPrototyperとCo-Emulation環境iPROVEでつくるC言語/SystemCからFPGAへのシームレスな設計,検証フロー
長部 均氏 (設計コンサルタント/(有)テクノレポ)
C/C++言語からハードウェアへの実装を短期間でおこなうためには,効率的に検証,評価をおこなうための環境の準備が必要不可欠です. 本セミナーでは,Motion JPEG Codecを事例に,実装用記述の作成,検証から動作合成後の大規模FPGAベースエミュレータでのSystemCとの協調検証までの一連の開発フローをデモンストレーションをまじえてご紹介いたします。
1月26日(金) DM2  16:30 〜 17:15
動作合成ツールDesignPrototyperとCo-Emulation環境iPROVEでつくるC言語/SystemCからFPGAへのシームレスな設計,検証フロー
長部 均氏 (設計コンサルタント/(有)テクノレポ)
C/C++言語からハードウェアへの実装を短期間でおこなうためには,効率的に検証,評価をおこなうための環境の準備が必要不可欠です. 本セミナーでは,Motion JPEG Codecを事例に,実装用記述の作成,検証から動作合成後の大規模FPGAベースエミュレータでのSystemCとの協調検証までの一連の開発フローをデモンストレーションをまじえてご紹介いたします。

THE SPIRIT CONSORTIUM INC.
1月26日(金) E205  10:30 〜 11:15
SPIRITのIP-XACT仕様にもとづくSoC設計フローの構築
John Swanson氏 (Synopsys Senior Manager, Solutions Group)
IP-XACT仕様を利用することにより、複数EDAベンダのツールで構成される設計フロー上でのIP再利用は実用的になります。
このプレゼンテーションは設計フローを開発する技術者・マネージャにむけた内容です。具体的にはIP-XACT仕様のアーキテクチャ紹介と、EDAツール間での設計データ交換にどのようにIP-XACTを利用するかを説明します。
またIP-XACT仕様の ESL(Electrical System Level)への拡張、ポイントツールとIPジェネレータ統合のための TGI(Tight Generator Interface)など開発中の技術を紹介します。
講演を通じて、SPIRITコンソーシアムがSoC設計の効率化に向けて、どのように重要技術に取り組んでいるかを理解していただきます。

ソニックス
1月26日(金) DM4  12:30 〜 13:15
ソニックスの提供する最新のオンチップインターコネクトソリューションのご紹介
鈴木 一可氏 (ソニックス 日本オフィス
フィールドエンジニアリングマネージャ)
 ソニックスは、SoCオンチップインターコネクトIPのリーディングプロバイダです。
 ソニックスのインターコネクトIP搭載SoCの出荷実績は、すでに2億個を超えています。
 本セミナーでは、ローエンドSoCからハイエンドSoCまで、シームレスに対応可能なソニックスの最新のSoCオンチップインターコネクトソリューションをご紹介します。

(株)ソリトンシステムズ
1月25日(木) DM2  11:30 〜 12:15
高信頼性OTPメモリ
Charles Buenzli氏 (Novocell Semiconductor, Inc.
Vice President & COO)
Novocell Semiconductor社は、特許申請済みのビットセル構造「SmartBit」を核とした、アンチヒューズ型OTPメモリIP「NovoBlox」のライセンス供給を開始しました。本セミナーでは、高い信頼性を持ったビットセル構造、およびシリコン検証状況についてご紹介します。

ダイキン工業(株)
1月25日(木) E206  15:30 〜 16:15
LSI開発におけるマネジメントとは?
〜設計マネジメント・ソリューションとユーザー事例紹介〜

橋本 直樹氏 (電子システム事業部 第一部 SFグループ)
LSIの急速な微細化と回路規模の巨大化に伴い、設計品質低下、プロジェクト遅延が発生するケースが急増しています。確実な情報伝達にもとづく人/部署間の連携、過去の設計履歴参照、そして担当ごとの明確な作業指示等がポイントとなります。
本セミナーでは設計マネジメントの問題を解消す、設計情報共有化・設計課題管理・障害管理・進捗管理のオールインワン・ソリューションをご紹介します。
1月26日(金) E204  15:30 〜 16:15
LSI開発におけるマネジメントとは?
〜設計マネジメント・ソリューションとユーザー事例紹介〜

橋本 直樹氏 (電子システム事業部 第一部 SFグループ)
LSIの急速な微細化と回路規模の巨大化に伴い、設計品質低下、プロジェクト遅延が発生するケースが急増しています。確実な情報伝達にもとづく人/部署間の連携、過去の設計履歴参照、そして担当ごとの明確な作業指示等がポイントとなります。
本セミナーでは設計マネジメントの問題を解消す、設計情報共有化・設計課題管理・障害管理・進捗管理のオールインワン・ソリューションをご紹介します。

巧テクノロジー(株)
1月26日(金) DM5  11:30 〜 12:15
露光波長以下のIC設計におけるレイアウト上のホットスポットの除去
安達文勝氏 (ディレクター、フィールド・アプリケーション・エンジニアリング)
90nmノードから65nm, 45nmノードへの移行の際、リソグラフィ技術やプロセス変動のシステマティックな歩留りの問題、その他DFMに関わる制限の為に、歩留りの迅速な立ち上げが困難となります。Takumi EnhanceはHotSpotの検出と判別、セルレイアウトの自動的な最適化を行う自動レイアウト最適化ソリューションで、フルチップにおける多くの問題を解決します。今回は実際のデモを交えて、Takumi Enhanceの持つValueをご説明致します。

タナーリサーチジャパン(株)
1月25日(木) DM1  11:30 〜 12:15
HiPer Siliconを導入して、短時間かつ低コストで
アナログIC設計環境を立ち上げたユーザ事例の紹介

Dr. Massimo Sivilotti氏 (Chief Scientist,
Tanner Research, Inc.)
HiPer SiliconはWindowsプラットフォームで動作する
ミックスシグナルおよびアナログIC設計向け
ソリューションです。HiPer Siliconを選択し、短時間かつ低コストでアナログIC設計環境を立ち上げたユーザーでの導入プロセスおよび運用方法について紹介しながら、
HiPer Siliconを構成する各ツール(回路シミュレータ、
レイアウトエディタ、ファウンドリ互換検証ツール)の利点についても紹介します。
1月26日(金) DM1  11:30 〜 12:15
HiPer Siliconを導入して、短時間かつ低コストで
アナログIC設計環境を立ち上げたユーザ事例の紹介

Dr. Massimo Sivilotti氏 (Chief Scientist,
Tanner Research, Inc.)
HiPer SiliconはWindowsプラットフォームで動作する
ミックスシグナルおよびアナログIC設計向け
ソリューションです。HiPer Siliconを選択し、短時間かつ低コストでアナログIC設計環境を立ち上げたユーザーでの導入プロセスおよび運用方法について紹介しながら、
HiPer Siliconを構成する各ツール(回路シミュレータ、
レイアウトエディタ、ファウンドリ互換検証ツール)の利点についても紹介します。

CHIPVISION DESIGN SYSTEMS AG
1月25日(木) DM5  10:30 〜 11:15
システムレベルにおけるUWB/128FFTプロセッサのパワー見積もりと最適化
佐々木 伸幸氏 (CHIPVISION DESIGN SYSTEMS 代表)
CHIPVISION社はESLでのローパワーソリューションを提供します。本セミナーではUWBシステム/128点FFTプロセッサのデザイン探索、最適化を行う低消費電力化手法をご覧いただきます。ここでは様々なアーキテクチャを検討し、消費電力を3分の2まで削減しています。ORINOCO(R)を使用することにより、パワーにおける問題を早期解決し、製品化までの時間短縮と最大のパワーセービングが可能となります。
1月26日(金) DM2  10:30 〜 11:15
システムレベルにおけるUWB/128FFTプロセッサのパワー見積もりと最適化
佐々木 伸幸氏 (CHIPVISION DESIGN SYSTEMS 代表)
CHIPVISION社はESLでのローパワーソリューションを提供します。本セミナーではUWBシステム/128点FFTプロセッサのデザイン探索、最適化を行う低消費電力化手法をご覧いただきます。ここでは様々なアーキテクチャを検討し、消費電力を3分の2まで削減しています。ORINOCO(R)を使用することにより、パワーにおける問題を早期解決し、製品化までの時間短縮と最大のパワーセービングが可能となります。

(株)チャイナウェイ
1月25日(木) E205  11:30 〜 12:15
中国の半導体設計業界の最新動向と日中企業のビジネスチャンス
尹昌来氏 (株式会社チャイナウェイ 代表取締役社長)
中国では第11次5ヵ年規画の中で「イノベーション・チャイナ」を掲げ、国際協調とともに自主技術の研究開発を加速させている。
中国の半導体産業は製造業を筆頭に成長を続けている一方、半導体設計分野の強化育成が急がれている。
講演では、中国における半導体設計業界の動向として、行政、市場ニーズ、産学連携の視点で実情を報告するとともに、現状の課題と将来に向けての日本企業と中国企業のビジネスチャンスについて講演を行う。

※講演時間は11:30〜12:30となります

デナリソフトウエア(株)
1月25日(木) DM1  12:30 〜 13:15
標準DDR PHYインタフェース(DFI)準拠メモリコントローラ設計の利点と留意点
植田 隆氏 (デナリソフトウエア株式会社
シニアCAEマネージャ)
DDRインタフェース設計の効率化と品質向上を実現するために公開された標準DDR PHYインタフェース(DFI)の概要とDFI準拠コントローラおよびハードPHYを紹介します。200以上のデザインで採用されているDRAMメモリコントローラIP「Databahn-DRAM」の特長と適用例、IPを利用して設計をスムーズに行うためのポイントをあわせて解説します。DDR3対応など最新の情報も含めて講演します。
1月25日(木) DM1  13:30 〜 14:15
マルチ・レベル・セルFlashメモリシステムを実現する設計IPと組み込みソフトウエア
植田 隆氏 (デナリソフトウエア株式会社
シニアCAEマネージャ)
今日、幅広くシステムで採用されているNANDフラッシュ・メモリシステム開発向けのソリューションを紹介します。ユーザが柔軟にコンフィギュレーションを行うことができる「Databahn-Flash」の機能・特長と、システム性能を最大限に引き出すための優れた機能を有するフラッシュ・ファイル・システム「Spectra」についての説明を行います。さらに、それらの製品を活用した「最適なフラッシュ・メモリシステム」の実現方法について講演を行います。
1月26日(金) DM1  13:30 〜 14:15
煩雑なレジスタ生成と管理を自動化する「Blueprint」新機能と検証スイート「PureSpec-RDL」による設計適用例
小林 亘氏 (デナリソフトウエア株式会社
技術マネージャ)
SOC/ASIC開発における煩雑なレジスタの問題を解決するソリューションを提言します。レジスタ・コンパイラ「Blueprint」の新機能として発表された強力なグラフィック・ユーザインタフェース(GUI)による仕様入力、レジスタのソース・コードおよびドキュメント自動生成・編集機能を紹介します。さらに、レジスタ・インタフェースのための検証スイート「PureSpec-RDL」適用例について解説します。

日本アルテラ(株)
1月25日(木) E204  14:30 〜 15:15
ストラクチャードASICの幻想、衰退、そして未来
〜 ユーザー視点のメソドロジーは存在するか? 〜 

堀内 伸郎氏 (マーケティング・ディレクター)
ストラクチャードASICのメリットとは何で、誰のためのものだったのでしょうか? ストラクチャードASICは衰退するのでしょうか?ユーザーの立場で本当に重要なことを解決しないものは発展できません。アルテラはユーザーの利益につながるメソドロジーを提供します。それは何か? ストラクチャードASICは今後どうなるのか? そしてアルテラはFPGAオンリーに戻るのか? このセッションで答えを探してみてください。
1月26日(金) E204  16:30 〜 17:15
ストラクチャードASICの幻想、衰退、そして未来
〜 ユーザー視点のメソドロジーは存在するか? 〜 

堀内 伸郎氏 (マーケティング・ディレクター)
ストラクチャードASICのメリットとは何で、誰のためのものだったのでしょうか? ストラクチャードASICは衰退するのでしょうか?ユーザーの立場で本当に重要なことを解決しないものは発展できません。アルテラはユーザーの利益につながるメソドロジーを提供します。それは何か? ストラクチャードASICは今後どうなるのか? そしてアルテラはFPGAオンリーに戻るのか? このセッションで答えを探してみてください。

日本ケイデンス・デザイン・システムズ社
1月25日(木) F202  11:30 〜 12:15
次世代LSIの設計課題に対するケイデンスのソリューション  - Cadence Solution for Next Generation LSI Design Challenges -

吉田 憲司氏 (日本ケイデンス・デザイン・システムズ社
Japan CTO)
ますます大規模複雑化するシステムの機能設計と検証、機能設計以上に大きな課題となりつつある消費電力、ナノメータ化による製造や歩留まりに関する種々の問題、しかもこれらの問題はお互いに複雑に絡まり、次世代LSI設計のかつてない大きな負荷となっています。ケイデンスはこれらのチャレンジに対してホリスティックな(全体的)ソリューションを提供することを目指しています。この講演では次世代LSIのこのようなチャレンジに対するケイデンスの技術戦略と最新の技術成果についてご紹介します。
1月25日(木) E204  13:30 〜 14:15
CMPモデリングを考慮したRC、タイミング extractionフロー
Li Song氏 (米国ケイデンス・デザイン・システムズ社
Sr Member of Consulting Staff、MMI Software)
チップ内の厚みばらつきは、デバイスの性能、消費電力、歩留まりに多大な影響を与えます。従来のルールベースアプローチでは多層配線、ロングレンジの影響等、複雑なCMPプロセスの影響を正しく反映できず、モデルベースのアプローチが重要になってまいりました。 CMPモデルを使用した場合と、エロージョンテーブル(ルールベース)を使用した場合のRC値の差異についてご紹介し、CMPモデリングの有効性についてご説明します。
1月25日(木) DM6  14:30 〜 15:15
Encounter詳細配線ツールNanoRouteによるDFMエラーのprevention及びcorrection新技術
伊藤 哲氏 (日本ケイデンス・デザイン・システムズ社
アカウント営業本部 技術営業部 ICDグループ
シニアAEマネージャ)
65nmプロセス世代に入り顕著化しているリソグラフィの影響を設計段階で防止するため、これまでend-of-lineルールなどpessimisticに簡素化されたデザインルールをレイアウト処理に課す方法が採用されてきました。しかし、最近、設計の段階ではリソ解析を行うモデルベースのDFM設計手法が注目されています。当セッションでは、業界をリードするEncounterの詳細配線ツールNanoRouteの新技術「aura spacing技術」をご紹介します。リソ解析ツールと連携を取りながらタイミング、SI、パワーと共にDFMの問題を解決するprevention、correctionソリューションを中心にNanoRouteの最新情報をご紹介します。
1月25日(木) E204  15:30 〜 16:15
ケイデンスの機能検証メソドロジPlan-to-ClosureにおけるSystemVerilogの記述ノウハウ
後藤 謙治氏 (日本ケイデンス・デザイン・システムズ社
マーケティング本部
シニア プロダクト マーケティング マネージャー)
ケイデンスはメトリクスやアサーション、トランザクションなどの先進的な機能検証手法を使い検証の効率を高めるためのガイドラインとして、Plan-to-Closureメソドロジを提案しています。ここでは、そのメソドロジの一部である、SystemVerilogなどの検証言語による再利用を考慮した検証環境構築のためのガイドラインuRM(Universal Reuse Methodology)を中心にご説明します。
1月26日(金) E205  11:30 〜 12:15
業界標準フォーマットCPF(Common Power Format)で動作するケイデンスのLow Powerソリューション
田中 厚氏 (日本ケイデンス・デザイン・システムズ社
マーケティング本部
プロダクト マーケティング ディレクター)
業界をリードするケイデンスのLow Powerソリューションについて最新状況をご紹介します。MSV(Multi Supply Voltage), PSO(Power Shut Off), DVFS(Dynamic Voltage Frequency Scaling)など消費電力効果が大きい最先端のLow Power設計を、シミュレーション、テスト、論理合成、配置配線、サインオフ解析まで設計全般に渡って自動化するためのソリューション概要について、Low Power設計業界標準フォーマットCPFへの対応状況を交えてご説明します。
1月26日(金) E205  12:30 〜 13:15
ケイデンスの機能検証メソドロジPlan-to-ClosureにおけるSystemVerilogの記述ノウハウ
後藤 謙治氏 (日本ケイデンス・デザイン・システムズ社
マーケティング本部
シニア プロダクト マーケティング マネージャー)
ケイデンスはメトリクスやアサーション、トランザクションなどの先進的な機能検証手法を使い検証の効率を高めるためのガイドラインとして、Plan-to-Closureメソドロジを提案しています。ここでは、そのメソドロジの一部である、SystemVerilogなどの検証言語による再利用を考慮した検証環境構築のためのガイドラインuRM(Universal Reuse Methodology)を中心にご説明します。
1月26日(金) E204  14:30 〜 15:15
CMPモデリングを考慮したRC、タイミング extractionフロー
Li Song氏 (米国ケイデンス・デザイン・システムズ社
Sr Member of Consulting Staff、MMI Software)
チップ内の厚みばらつきは、デバイスの性能、消費電力、歩留まりに多大な影響を与えます。従来のルールベースアプローチでは多層配線、ロングレンジの影響等、複雑なCMPプロセスの影響を正しく反映できず、モデルベースのアプローチが重要になってまいりました。 CMPモデルを使用した場合と、エロージョンテーブル(ルールベース)を使用した場合のRC値の差異についてご紹介し、CMPモデリングの有効性についてご説明します。

日本ノーベル(株)
1月26日(金) DM1  10:30 〜 11:15
CoSyコンパイラ開発システムを用いたヘテロジニアス・マルチコア・プロセッサシステムの開発手法

Marco Roodzant/Dr. Bart Kienhuis/井手野雅明氏 (Marco Roodzant/VP., ACE Associated Compiler Experts
Dr. Bart Kienhuis/Assistant Prof., Leiden Univ.
井手野雅明/シニア・マネージャ、コーウェア蝓
セミナーは以下の3部で構成されます。

1.カスタムCPU命令を最適化処理するCコンパイラの生成 - CoSy Compiler 開発システム   
(講師: Marco Roodzant, VP, Sales& Marketing, ACE)
ヘテロジニアス・マルチコア・プロセッサはアプリケーション用に最適化されたカスタム命令を持つCPUで構成されます。 CoSy Compiler 開発システムを用いるとカスタム命令を持つCPU用に最適化処理するCコンパイラの生成が可能です。

2.ストリームデータ処理に適したヘテロジニアス・マルチプロセッサ・システムの開発 - Compaan Compiler   
(講師: Dr ir. A.C.J. (Bart) Kienhuis, Assistant Professor, Computer Systems Group, ライデン大学(オランダ))
マルチメディアに代表されるストリームデータ処理に適したマルチプロセッサシステムをMatlab, C等の高位プログラミング言語記述から開発する Compaan Compilerについて解説致します。 CoSyシステムは Compaan Compilerの基幹システムとして用いられています。

3.マルチプロセッサシステムに適したプロセッサコアの統合開発環境 - Processor Designer
(講師: 井手野 雅明、シニアマネージャ, テクニカルマーケティング グループ, コーウェア株式会社)
命令セットおよびプロセッサアーキテクチャを最適化することで、マルチプロセッサシステムに適した省電力(省ゲート)なプロセッサコアを実現します。 更にISSやRTLの生成だけでなく、SW開発ツール (C コンパイラ、アセンブラ、リンカ、デバッガ)の生成も可能です。 このセッションではこれらASIP ( Application Specific Instruction Processor )を実現する統合開発環境である ”Processor Designer”について解説致します。 CoSyシステムは Processor Designerにおける Cコンパイラ生成システムとして用いられています。

日本ヒューレット・パッカード(株)
1月25日(木) E204  11:30 〜 12:15
『日本HP/Intel共催セッション』 
"Intel EDA Computing Challenges, and Intel Xeon EDA performance leadership"

Shesha Krishnapura氏 (Intel Corporation.Design Computing Technology、Principal Engineer)
Intel社は、EDAユーザとして、長く豊富な経験を有しています。
本セッションでは、Intel社内のEDAシステム体系を決定しているアーキテクトのShesha Krishnapura よりIntel社内のEDAシステムの概要およびIntel Xeon がEDAソリューションプラットホームとして如何に最適な選択であるか、をご紹介致します。
1月26日(金) E204  11:30 〜 12:15
『日本HP/Intel共催セッション』 
"Intel EDA Computing Challenges, and Intel Xeon EDA performance leadership"

Shesha Krishnapura氏 (Intel Corporation.Design Computing Technology、Principal Engineer)
Intel社は、EDAユーザとして、長く豊富な経験を有しています。
本セッションでは、Intel社内のEDAシステム体系を決定しているアーキテクトのShesha Krishnapura よりIntel社内のEDAシステムの概要およびIntel Xeon がEDAソリューションプラットホームとして如何に最適な選択であるか、をご紹介致します。

BERKELEY DESIGN AUTOMATION, Inc.
1月25日(木) DM1  10:30 〜 11:15
Analog/RF Simulation: 5-10X Performance and Full SPICE Accuracy
Tom Ferry氏 (Marketing - Vice President of Marketing)

(株)PALTEK
1月26日(金) DM6  11:30 〜 12:15
PALTEKが贈るPCI Expressトータル設計ノウハウソリューション
福田 光治氏 (PALTEK PLDビジネスディビジョン エンジニアリンググループ テクニカルスペシャリストFAE)
世界初4レーン PCI Express評価ボードをPALTEK独自で開発した技術ノウハウをベースに様々なトータルソリューションのご紹介をさせていただきます。
PCIバスに代わるパソコン向けの高速シリアル・インターフェースとして台頭してきた PCI Express規格が,産業用機器などに代表される組み込みシステムにも導入されつつあります。本講演では,組み込みシステムに用いられるPCI Expressエンドポイントの構成例として,マルチレーンのアドイン・カードを実現する際のいくつかの構成検討の指針を解説します。さらに,“Card Electromechanical(CEM)Specification”の定める規格仕様に準拠するために必要な基板設計時の注意事項
を,伝送線路解析や回路設計,実機の評価といった観点から説明します。

(株)半導体理工学研究センター (STARC)
1月25日(木) F201  13:30 〜 14:15
「STARCを中心とした企業間ネットワークで
 SoC設計技術の世界標準を目指す」(1)

 古井 芳春氏 (企画部 部長代理)
 武智 真氏
(開発第3部 SoCプラットフォーム推進室 室長)
【SoC設計技術標準化(ネットワーク)】

(1)企業間ネットワークで拡大するSTARC設計技術標準
  ・機能検証技術の重要性とその標準ガイドの一般公開に
   向けての策定を紹介します。
  ・トランジスタモデルQA基準制定とHiSIM2モデルの
   実用環境整備を説明します。
  ・IEEE標準STIL活用ガイドを紹介します。

(2)スターシャトルの実績と進化する設計環境
  ・スターシャトルの約3年にわたる実績と、新たに開発した
   設計デザインキットを紹介します。
 
1月25日(木) F201  14:30 〜 15:15
「STARCを中心とした企業間ネットワークで
 SoC設計技術の世界標準を目指す」(2)

 西口 信行氏 (執行役員開発第1部長)
 相京 隆氏
(開発第2部 テスト&故障解析開発室 室長)
 武井 勉氏
(開発第2部 高位設計開発室 チームリーダー)
【最新技術紹介】

(1)65nm世代最先端システムLSIにおけるプロセスフレンドリー
  設計へのチャレンジ
  ・65nm世代における課題と解決に向けての活動と、
   5年間のプロジェクトとして45nm、32nm世代環境開発に
   向けての取組みを紹介します。
(2)SDQMによる高品質ディレイテストの実現
  ・SDQMの概念とそれを用いた高品質ディレイテスト方式を
   説明します。
(3)TLM標準化の動向
  ・TLM標準化各団体の動向を技術的な側面から説明します。
 

日立情報通信エンジニアリング(株)
1月25日(木) DM2  12:30 〜 13:15
デザイン・イノベーション・プラットフォーム「LogicBench」
―アプリケーション高速と組込みシステム開発期間短縮を実現―

森脇 郁氏 (エレクトロニックデザインサービス事業部
LogicBenchセンタ
シニアスペシャリスト)
LogicBenchは高密度実装モジュールに複数のFPGAを搭載した
コンパクトかつ大規模論理対応の検証プラットフォームであり、
実機に近い動作速度での高精度な検証およびハード・ソフトの協調検証環境を提供する。
また、専用分割ツール、SystemC/C++/C/論理シミュレータとの連動ボードを備え、
C高位合成ツール、ARMプラットフォームとの即時連動も可能である。
これにより組込みシステム開発の革新的期間短縮、品質向上、コスト削減が図れるとともに、
アプリケーションの高速化にも活用できる。
本セミナーではLogicBenchを利用した設計・検証手法、周辺ツール/ボード、適用例などを紹介する。
1月25日(木) DM5  12:30 〜 13:15
完全自社開発!「画像処理系IPコア」
上嶋 利明氏 (エレクトロニックデザインサービス事業部
デザイン&コンサルティング本部
画像処理設計2部
副部長)
本セミナーではJPEG2000コーデック他の画像処理系IPを紹介する。
すべて日立情報通信エンジニアリングによる自社開発品、各種カスタマイズ、検証要求にも的確に対応可能。
画像処理IP、DDRメモリコントローラIPの活用を例にしたLSI開発環境についても紹介する。
1月26日(金) DM3  12:30 〜 13:15
デザイン・イノベーション・プラットフォーム「LogicBench」
―アプリケーション高速と組込みシステム開発期間短縮を実現―

森脇 郁氏 (エレクトロニックデザインサービス事業部
LogicBenchセンタ
シニアスペシャリスト)
LogicBenchは高密度実装モジュールに複数のFPGAを搭載した
コンパクトかつ大規模論理対応の検証プラットフォームであり、
実機に近い動作速度での高精度な検証およびハード・ソフトの協調検証環境を提供する。
また、専用分割ツール、SystemC/C++/C/論理シミュレータとの連動ボードを備え、
C高位合成ツール、ARMプラットフォームとの即時連動も可能である。
これにより組込みシステム開発の革新的期間短縮、品質向上、コスト削減が図れるとともに、
アプリケーションの高速化にも活用できる。
本セミナーではLogicBenchを利用した設計・検証手法、周辺ツール/ボード、適用例などを紹介する。
1月26日(金) DM6  12:30 〜 13:15
完全自社開発!「画像処理系IPコア」
上嶋 利明氏 (エレクトロニックデザインサービス事業部
デザイン&コンサルティング本部
画像処理設計2部
副部長)
本セミナーではJPEG2000コーデック他の画像処理系IPを紹介する。
すべて日立情報通信エンジニアリングによる自社開発品、各種カスタマイズ、検証要求にも的確に対応可能。
画像処理IP、DDRメモリコントローラIPの活用を例にしたLSI開発環境についても紹介する。

FISHTAIL DESIGN AUTOMATION
1月25日(木) DM2  10:30 〜 11:15
FORMAL GENERATION AND VERIFICATION OF TIMING EXCEPTIONS-LECTURE / DEMONSTRATION
RON CRAIG氏 (APPLICATION ENGINEER)
1月26日(金) DM1  16:30 〜 17:15
FORMAL GENERATION AND VERIFICATION OF TIMING EXCEPTIONS-LECTURE / DEMONSTRATION
RON CRAIG氏 (APPLICATION ENGINEER)

フォルテ・デザイン・システムズ(株)
1月26日(金) E204  12:30 〜 13:15
ESLデザインをリードするForte社の動作合成ツール「Cynthesizer」の最新技術情報並びに設計事例の紹介
桜井 至氏 (シニア・アプリケーション・エンジニア)
その卓越した機能により、大手半導体、システムメーカーに幅広く採用され、SoC, ASIC, FPGAで多くの設計実績を誇るフォルテ社動作合成ツール「Cynthesizer」の最新技術動向、並びに、設計事例を紹介いたします。デジタル家電向けSoC設計受託、製造ビジネスの核となる技術として、また、次世代複合機の中心デバイスの開発などに、「Cynthesizer」は欠かせない存在となっています。なぜ、これらのお客様から支持され、またどのように適用されているか、最新技術情報の紹介と共に多くの事例を紹介します。

財団法人福岡県産業・科学技術振興財団
1月25日(木) DM6  13:30 〜 14:15
株式会社エム ディ アイ
「LSIのデザインソリューション」

志村 仁氏 (株式会社エム ディ アイ
ブレインテクノロジーグループ
取締役)
LSIの開発の焦点は、トランジスタの集積競争から、多様化し頻繁にうまれてくる標準規格・仕様類をいかに柔軟に集積できるかに移っています。
しかしながらLSIに求められる規格は、設計中も出荷後も変化するため、その性能や価値を維持するには、膨大なコストといリスクを必要とします。
この課題をクリアするため当社は、生産設備を持たない「ファブレス半導体カンパニー」としてR&Dに特化したソリューションの提供に専念して、優秀なファウンドリーメーカーとの提携により、コア技術とベンチャーの機動力を生かした新世代SoC ASICソリューションを提供してまいります。
1月26日(金) E205  13:30 〜 14:15
エイシップ・ソリューションズ株式会社
「コンフィギュラブル・プロセッサ技術の動向と展望」

今井 正治氏 (エイシップ・ソリューションズ株式会社 代表取締役CTO
大阪大学大学院情報科学研究科 教授)
情報家電機器の性能・機能は高度化・複雑化しており特定用途向けプロセッサ(ASIP:Application Specific Instruction-set Processor, ASIP)を短期間に開発したいというニーズは高まっている。
エイシップ・ソリューションズ社が開発したASIP Meisterは、こうした要望に応えるものでプロセッサ仕様を与えるとHDL記述及びソフトウェアツールの自動生成を行う。
本セミナーでは、その基本概念を解説し、ASIPの将来展望についても述べる。

プロトタイピング・ジャパン(株)
1月25日(木) DM4  15:30 〜 16:15
HAPSを中心としたASICプロトタイピングソリューション最先端製品のご紹介
鳥本元彦 (他2名)氏 (HARDI Electronics社・[講師未定]
Temento Systems社・[講師未定]
プロトタイピング・ジャパン株式会社・CEO 鳥本元彦)
200MHz以上の超高速動作が可能なHARDI社のグローバルスタンダードASICプロトタイピング次世代HAPSシステムを中心に、Temento社RTL検証ツールDiaLite及びコ・エミュレーションツールFlexBridgeなどを直接ベンダーがご紹介。世界マーケットシェア首位PLDA社のPCI Express IPコアソリューションとの統合PCI Express x4キットにより、大規模PCI Expressデザインサービスも可能!
1月26日(金) DM2  11:30 〜 12:15
HAPSを中心としたASICプロトタイピングソリューション最先端製品のご紹介
鳥本元彦 (他2名)氏 (HARDI Electronics社・[講師未定]
Temento Systems社・[講師未定]
プロトタイピング・ジャパン株式会社・CEO 鳥本元彦)
200MHz以上の超高速動作が可能なHARDI社のグローバルスタンダードASICプロトタイピング次世代HAPSシステムを中心に、Temento社RTL検証ツールDiaLite及びコ・エミュレーションツールFlexBridgeなどを直接ベンダーがご紹介。世界マーケットシェア首位PLDA社のPCI Express IPコアソリューションとの統合PCI Express x4キットにより、大規模PCI Expressデザインサービスも可能!

マグマ・デザイン・オートメーション(株)
1月25日(木) E205  13:30 〜 14:15
Shorten the Design Cycle with Fast, Accurate Circuit Simulation
Andy Huang氏 (Vice President of Business Development
Custom Design Business Unit
Magma Design Automation, Inc.)
従来の回路シミュレータを使用した場合、現在の複雑なICでは、シミュレーションに多くの時間を割かなければなりません。FineSimは、パワーを管理しながら同時にタイミングや機能性を解析するフルチップ機能で、高速かつ高精度な回路シミュレーションをご提供します。
1月26日(金) E205  14:30 〜 15:15
DFM Characterization
Steve King氏 (Senior Product Director
Custom Design Business Unit
Magma Design Automation, Inc.)
ライブラリ・マネジメントは、手作業で行う煩わしく、時間のかかる作業です。ライブラリのモデリング、キャラクタライゼーションの業界スタンダードであるSiliconSmartは、この負担を軽減します。また、SiliconSmart Ultraによって、マグマ社はライブラリ・ライフサイクル・マネジメントに対する全環境をご提供しています。

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