ホーム » プレスルーム

プレスリリース

Calibre xRCならびにCalibre xL、TSMCの65ナノメータ・プロセス用として認定(2006/12/25)

メンター・グラフィックス・コーポレーション(本社米国オレゴン州、日本法人メンター・グラフィックス・ジャパン株式会社:本社東京都品川区、コーポレート・ヴァイス・プレジデント:パトリック・ウィリアムス、以下メンター・グラフィックス)は、TSMCの先端65nmプロセス・ノード向けCalibre® xRC 並びにCalibre xLルールデックのリリースを発表しました。これらのルールデックは、プロセス感度や自己および相互インダクタンス・モデルを含む高度なモデリング機能を提供します。Calibreは現在、アナログ、デジタル、ミックスシグナル、メモリを含む多くのタイプのIC設計に対応したソリューションを提供しています。

ナノメータ設計において正確なシミュレーションと解析を行うには、従来の抵抗と容量モデル以上のものが必要です。設計者はこれらのデバイス・モデルには含まれていない、インダクタンス、プロセス感度の効果等を効率的に考慮したポスト・レイアウトのシリコン・モデルを必要としています。設計フローにCalibre xRC および Calibre xL を取り込むことで、設計者はシリコンを1回のパスで成功させるために必要なあらゆるデータを手にすることができます。

「お客様に高精度なソリューションを提供するため、我々は寄生抽出ツールのテストのための手法を開発しました。Calibre xRCとCalibre xLはこのテストで良い結果を出し、また65nmで必要とされる、プロセス変動による効果を考慮する高度なモデリング機能を提供しています。」TSMCのSenior Director of Design Services Marketing、Ed Wan氏はこのように語っています。

「高精度かつ完全な寄生モデルを提供することは、シリコン歩留まりを向上するというCalibreの全体的目標から切り離すことのできない要素です。デバイス・モデリングにおいてCalibre LVSと組み合わせることにより、Calibre xRCとCalibre xLはデバイスおよびインターコネクト・モデルでプロセス変動による効果を正確に考慮したパラメトリックな歩留まり問題への対応を支援します。また、設計者は今回のリリースにより今日の高周波数インターコネクトで必要とされる自己/相互および表皮効果を考慮した幅広いインダクタンス・モデルを利用できるようになりました。」 メンター・グラフィックスのDesign-to-Silicon Division、Vice President and General ManagerのJoe Sawickiはこのように述べています。

高精度なポストレイアウト機能検証の実現:
新しいナノメータ・シリコン・モデル
ナノメータ時代におけるジオメトリの微細化と設計規模の拡大によって、単一のチップ上により多くの機能を実現できるようになりました。しかし機能の拡大によって、新たな複雑性が加わり、設計クロージャの達成に対して様々な問題が増えます。この問題に対処するには、デバイスとインターコネクトの実際の物理的設計を考慮したチップの電気的表現、つまり高精度なシリコン・モデルが必要となります。Calibre xRCならびにCalibre xL はデバイスおよび寄生パラメータ抽出に対する包括的なアプローチにより正確なシリコン・モデルを構築し、様々なポスト・レイアウト解析を可能にすることでこのようなナノメータ設計のニーズに対応します。