Electronic Design and Solution Fair 2008
 
イノテック(株)
INNOTECH CORPORATION
714
 
 
所在地 〒222-8580
神奈川県横浜市港北区新横浜3-17-6
3-17-6 SHINYOKOHAMA KOUHOKU-KU YOKOHAMA-SHI
KANAGAWA
連絡先 ICソリューション本部
IC SOLUTION B.U.
TEL:045-474-2307
FAX:045-474-2395
E-mail:ics-promo@innotech.co.jp
URL:http://www.innotech.co.jp
出展物紹介 日本発 新製品
●Arteris社:シリコンで実証された唯一のNetwork on
 Chip (NoC)ソリューションの紹介
●Beach Solutions社:IPのレジスタ管理及び各種設計
 ビュー(HW,SW,ドキュメント,テスト等)の自動生成
 の紹介
●ChipVision Design Systems社:動作合成機能を追加
 したESLにおける効果的な消費電力解析ツールの紹介
●eASIC社:今のカスタムLSIに満足ですか?
 ゼロ マスク費用/低価格/高性能/低消費電力の90nm
  ASIC の紹介
●Jazz Semiconductor社:SiGeBiCMOS/RFCMOS/BCDプロセ スを提供するアナログ専門のシリコンファウンドリ。
 特に高周波,ハイエンドMS,電源,高耐圧向けLSIに最適
●Novelics社:標準CMOSプロセスで作れる高性能、低消費
 電力、高密度な各種メモリーIPの紹介
●Rapid Bridge社: 65nmプロセスSoCを低コスト、高性能、
 短期間で開発する革新的な開発環境の紹介
●Target Compiler Technologies社:アプリケーション
 特化命令セットプロセッサ(ASIPs)の設計とSW開発
 環境を自動生成するEDAツールの紹介
出展者セミナー  
イノテック(株)
1月24日(木) DM2-24-4  13:30 〜 14:15
Arteris NoC, ”シリコンで実証された唯一の
Network on Chipソリューション”

Xavier Leloup氏 (Arteris Inc.
Manager Solutions Architect)
Arteris社は複雑さを増す今日のSoC開発でボトルネックとなるオンチップ・インターコネクトにおいて、低消費電力、広帯域、柔軟性、ワイヤ数の削減、容易なタイミング収束を実現できるシリコンで実証された唯一のネットワーク・オン・チップ(NoC)ソリューションを提供します。
本セミナーでは、NoCの技術を紹介し、Arteris社のツールで要求される性能を満たすNoCを如何に実現できるかをご覧頂きます。
1月24日(木) DM4-24-6  15:30 〜 16:15
仕様ミスによる設計イタレーションを軽減するための
ESL-IP/SOCレジスタ設計環境のご紹介

Simon Rance氏 (Beach Solutions Inc.
Director of Applications and Services)
Beach Solutions社のEASI Tools Suiteは、SoC内に必要
なIPおよびシステム・インターフェースの仕様から、ドキュメント、バスインターフェース回路(SystemC/RTL)、レジスタ
検証コード(C/Verilog/SV)など各種設計ファイルを自動生成するツールです。
本セミナーでは、Beach Solutions社製品の概要説明の他、既にご採用戴いております富士ゼロックス(株)様より、
ご使用されている運用実例をご紹介させて戴きます。
1月25日(金)
日本発
新製品
DM2-25-2  11:30 〜 12:15
業界屈指の低消費電力、高密度、高品質を実現!先端プロセスSoC向け組込みメモリーIPのご紹介
Farzad Zarrinfar氏 (Novelics LLC
President)
Many of today’s SoCs, ASICs, and ASSPs contain one or multiple memory IP types such that the reliability, performance, power and cost of the product is mainly determined by the integrated memory IP’s. Innovative memory IPs is required for implementation of a differentiated product in today’s competitive market. In order to achieve the most optimum solution through careful exploration and analysis, a memory generator platform is needed to shorten design cycle and time to profit.

This requires innovative memory IPs using advanced design techniques in bulk CMOS process with no additional masks or process steps. Such memory IPs is implemented in a platform which can be used in architectural “what if” phase for exploration as well as for actual implementation phase. This platform provides critical information such as area, aspect ratio, access time, set up time, active power, and memory leakage. Such a powerful, cost effective, flexible and automated solution has not been available to designers. Benchmarks for memory IPs such as one-transistor SRAM, six-transistor SRAM, One-Time-Programmable (OTP) memory, high speed caches, ROM and Register Files will be provided.
1月25日(金) DM4-25-5  14:30 〜 15:15
アプリケーション特化命令セット・プロセッサ(ASIPs)の
設計とプログラミングのためのリターゲッタブル設計
ツールのご紹介

小山 博氏/Gert Goossens氏 (三洋LSIデザイン・システムソフト株式会社
 代表取締役社長
Target Compiler Technologies N.V.
 CEO
組込みSoCは、性能、柔軟性、消費電力、設計期間等多くの複雑な機能を最適なバランスで統合します。汎用プロセッサの従来モデルではもはや十分ではないかもしれません。このセミナーでは組込みSoCの計算ノードとしてアプリケーション特化命令セット・プロセッサ(ASIPs)の概念を議論します。 ASIPsのアーキテクチャ探索、HW論理合成、SW開発、検証環境を提供する新しいリターゲッタブルなツール群を概説します。
また、ユーザ適用事例として、三洋LSIデザイン・システムソフト株式会社様より、IP designerを用いたC言語でプログラム可能な低電力DSPの開発事例を発表頂きます。

   
   



 
 




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