Electronic Design and Solution Fair 2008
 
日本ケイデンス・デザイン・システムズ社
Cadence Design Systems, Japan
904
 
 
所在地 〒222-0033
神奈川県横浜市港北区新横浜3-17-6
3-17-6 Shin-Yokohama, Kohoku-ku
Yokohama 222-0033, Japan
連絡先 マーケティング本部 コーポレート・マーケティング部
Corporate Marketing Group, Japan Field Marketing
TEL:045-475-2311
FAX:045-471-7772
E-mail:cdsj_info@cadence.com
URL:http://www.cadence.co.jp
出展物紹介 エレクトロニクス製品の進化とともに、常に新しい課題に直面するLSI設計。ケイデンスは、お客様の設計課題の解決のために、革新的なテクノロジとholistic(包括的)なソリューションを提供し、設計者を支援しています。
日本ケイデンス・ブースでは、設計結果と製造結果を一致させる45nm向けの新しい設計目標、「What You Design Is What You Get (WYDIWYG)」を実現するDFMトータル・ソリューションをはじめ、業界をリードする最先端のLow Power設計フローなど、ケイデンスの最新のテクノロジとソリューションの概要をステージ・プレゼンテーション、デモ・エリアおよび出展者セミナーにおいてご紹介します。
是非、日本ケイデンスのブース、出展者セミナーにお立ち寄りください。
出展者セミナー  
日本ケイデンス・デザイン・システムズ社
1月24日(木) E205-24-3  12:30 〜 13:15
"Big Fast Complex Chip" に対応したSoC Encounter 7.1の新機能のご紹介

鈴木 雅晴氏 (マーケティング本部 
フィールド プラットフォーム マーケティング部 Encounter担当 ディレクター
プロセスの微細化に伴い、物理設計を担う設計者には歩留まりの向上、ばらつき対策など様々な新しい制約が課せられてきています。多種多様な制約を満たし、定められた設計期間でチップをリリースするためには各工程でのTATの削減は必須です。ここではSoC Encounter 7.1の開発テーマの1つである「大規模、高速、複雑な設計に対するTATの削減」に関する新しい機能についてご紹介します。
1月24日(木) E205-24-4  13:30 〜 14:15
RTL Compiler 7.2:ケイデンスの合成・DFT統合環境(多様なテスト回路挿入とATPG)

岡村 亮介氏 (テクニカルフィールドオペレーション本部 
セールステクニカルリーダー)
デザインが大規模化、複雑化するにつれて、DFT設計で要求される技術も多様化しています。
Encounter RTL CompilerのVersion 7.2では、Encounter Test Architectのテスト環境を統合することにより、RTL・ゲートレベルのDFT違反解析と自動修正、テストポイント挿入、パタン圧縮回路挿入、メモリBIST挿入等の様々なDFT要求を実現することにより、設計生産性を向上します。
1月24日(木) DM6-24-5  14:30 〜 15:15
アナログ/カスタムIC設計に向けたVirtuosoプラットフォームの最新情報

浅利 和彦氏 (マーケティング本部
フィールド プラットフォーム マーケティング部 KIT/CIC担当 シニア マネージャー
Virtuosoプラットフォームに含まれるVirtuoso Schematic Editor, Virtuoso Analog Design Environment, Virtuoso Layout SuiteそしてAssuraの2008年から2010年にかけての最新のロードマップのご紹介をします。それに加え、最新のマルチ・モード・シミュレータの最新情報についてご紹介します。
1月25日(金) E205-25-3  12:30 〜 13:15
効果的なテストベンチを構築する早道 
-真のSystemVerilog環境やコンプライアンス検証のソリューション-

後藤 謙治氏 (マーケティング本部
フィールド プラットフォーム マーケティング部 Incisive担当 シニア マネージャー
検証作業は全開発工数の7割、そして検証環境構築は検証作業のうち4割の工数を占めると言われ、検証環境を効率的に構築することが急務となっています。当セミナーでは、PCI-Expressなどの標準プロトコルに対するコンプライアンスチェックや言語レスなテスト生成、SystemVerilogでのテストベンチ構築などのIncisive機能検証プラットフォームが提案する検証環境構築手法について解説します。
1月25日(金) DM3-25-4  13:30 〜 14:15
システム・ソリューションを目指す、IC-Package-Board コ・デザインとSI/PI解析手法
益子 行雄氏 (マーケティング本部 
フィールド プラットフォーム マーケティング部 
SPB担当 シニア マネージャー
半導体ベンダーが提供するパッケージの多くは、Memoryなどを別のDIEで提供するSiP構造になってきています。最近、SiPはSoCの1バリエーションの位置付けが強く、さらにシステム設計、SoC設計とのコ・デザインが必要になっています。設計の早い段階でSI、PIなどの問題を解決しながらシステム設計する手法について解説いたします。
1月25日(金) E204-25-6  15:30 〜 16:15
WYDIWYG(what you design is what you get)実現の為に! -ケイデンスDFMソリューション-
横山 和男氏 (マーケティング本部 
フィールド プラットフォーム マーケティング部 
DFM担当 ディレクター
65nm以降のデバイスでは設計レイアウトに依存するシステマティックなばらつきが、パーティクルなどで発生するランダムなばらつきよりも問題になってきました。 ところが実際には、設計通りのレイアウトがウェハ上では再現できません。「what you design is what you get」を実現する為、設計時に有効なDFM手法を取り入れなければなりません。WYDIWYGを実現するケイデンスのDFMソリューション、フローをご紹介します。
1月25日(金) F202-25-6  15:30 〜 16:15
検証の生産性向上とツール互換性を可能にするOpen Verification Methodology (OVM)
後藤 謙治 氏 ((日本ケイデンス・デザイン・システムズ社
フィールド・プラットフォーム・マーケティング部 
Incisive担当 シニア・マーケティング・マネージャ)
三橋 明城男 氏
(メンター・グラフィックス・ジャパン株式会社
ストラテジックビジネスディベロップメント部
テクニカルディレクター))
OVM - Open Verification Methodology は、ケイデンス・デザイン・システムズとメンター・グラフィックスが、両社の長年に渡る検証経験を基に共同開発した検証メソドロジで、 SystemVerilog のクラス・ライブラリ、サンプル・コード、開発ガイドラインなどから構成されます。ユーザは、OVMを活用することにより、トランザクション・レベルで、カバレッジ・ドリブンな再利用可能なテストベンチの開発が可能となります。このセミナーでは、テストベンチおよび検証コンポーネント開発にOVM クラス・ライブラリをどのように使用するかをご紹介します。

プレスリリース ・ケイデンスと東芝、65ナノメーター以降のアナログ・ミックスシグナル設計の信頼性改善のために協業(2008/1/23)
・STARC、ケイデンスの低消費電力およびDFMソリューションを使用した「PRIDE」リファレンス・フローを発表(2008/1/22)
・ケイデンスとメンター・グラフィックス、Open Verification Methodologyを公開(2008/1/10)
・ケイデンスとARM、マルチコアおよび低消費電力デバイス向けのリファレンス・メソドロジを提供(2007/12/10)
・ケイデンス、進化したEnterprise Verification製品により、エンジニアの生産性を向上(2007/12/4)
   
   



 
 




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