Electronic Design and Solution Fair 2008
 
アトレンタ(株)
Atrenta K.K.
614
 
 
所在地 〒222-0033
神奈川県横浜市港北区新横浜3-17-5
Benex, S-2ビル 9F
Benex, S-2 Bldg.9F
Shin-Yokohama 3-17-5 Kohoku-ku Yokohama, Japan 222-0033
連絡先 営業部
Sales
TEL:045-470-3803
FAX:045-470-3805
E-mail:japan-sales@atrenta.com
URL:http://www.atrenta.jp/
出展物紹介 Atrenta社はFront-End Design分野におけるEDA業界のリーディングカンパニーです。
近年、回路の大規模化、複雑化により、設計後期での問題発生は、設計工数、コストの増加のみならず、ビジネス機会を失う事にもなりかねません。
Atrenta社のSpyGlass Family、1Team Family製品を御使用頂くことにより、論理合成、物理合成、検証、配置配線工程で発生しうる問題点を設計早期の段階で素早く予見し、回避する事が可能になります。
Atrenta社は業界標準のRTL Checkerのみならず、RTLでのテスト容易化設計手法、CDC問題の抽出、設計制約の検証手法、RTLでのPower解析、最適化手法、そして、RTL-Prototyping手法を御提供致します。
出展者セミナー  
アトレンタ(株)
1月24日(木) CM3-24-4  13:30 〜 14:15
Atrenta社の提供する最新RTLクロージャーソリューションのご紹介
小宮 健一氏 (シニアフィールドアプリケーションエンジニア)
従来の設計手法では、クロック、パワー、テスト、タイミング制約など、品質 を左右する課題がしばしばゲートレベルに先送りにされてきました。この事が、問題が発見された際のRTLへのフィードバックを難しくし、再利用時の生産性向上を制限しています。Atrentaでは、品質上の重要課題をRTL設計の段階で解決する為のソリューションをご提供しています。セミナーでは設計品質の向上をサポートする、Atrentaの最新の取り組みをご紹介します。
1月24日(木) CM3-24-5  14:30 〜 15:15
設計プロセスのすべてのステージに対応した設計制約の自動生成、検証ツールの御紹介
八重樫 靖氏 (シニアアプリケーションエンジニア)
設計制約は、デザインの様々な要求仕様を満たすために様々なツールに利用されます。大規模設計では、設計制約の作成に多大な時間を費しています。また、設計制約の記述量も増え、より複雑になっています。
この結果、不適切な設計制約となり、TATの長期化、シリコン不良よる再設計の危険にさらされています。SpyGlass-Constraintsは、設計制約を生成、検証し問題点を明確にすることで、設計制約の品質を大幅に改善します。
1月24日(木) DM2-24-6  15:30 〜 16:15
第三世代のRTLプロトタイピングツールで行うフィジカルアウェアRTLデバッグ環境のご紹介
谷川 寛氏 (シニアアプリケーションエンジニア)
タイミングや配線混雑度の問題点はRTLの構造に深く起因しているにもかかわらず、デバッグのほとんどは時間がかかる割には効果の少ないP&R以後に行れています。RTLプロトタイピングツールである1T-Implementを使用すれば、このRTLにはどのようなフロアプランを作成すればよいのか? どのRTL構文がP&R後に問題を引き起こすのか? といったフィジカルアゥエアなデバッグをRTLの開発段階でできるようになります。セミナでは1T-Implementの特徴とその最新機能を紹介させていただきます。
1月25日(金) DM2-25-3  12:30 〜 13:15
Atrenta社の提供する最新RTLクロージャーソリューションのご紹介
小宮 健一氏 (シニアフィールドアプリケーションエンジニア)
従来の設計手法では、クロック、パワー、テスト、タイミング制約など、品質 を左右する課題がしばしばゲートレベルに先送りにされてきました。この事が、問題が発見された際のRTLへのフィードバックを難しくし、再利用時の生産性向上を制限しています。Atrentaでは、品質上の重要課題をRTL設計の段階で解決する為のソリューションをご提供しています。セミナーでは設計品質の向上をサポートする、Atrentaの最新の取り組みをご紹介します。
1月25日(金) DM2-25-4  13:30 〜 14:15
CDC(Clock Domain Check)の現状とノイズ対策
八重樫 靖氏 (シニアアプリケーションエンジニア)
近年のSoCデザインには、多くのクロック・ドメインが存在します。これは非同期回路が加速度的に増えている事を意味しています。本セミナーでは同期設計では起こらない問題に焦点を絞りメタスタビリティの発生原因、発生時のデザインへの影響を説明し、どの様に対策すべきかを分かり易く説明致します。
また、プロトコル検証を用いてさらに詳細な検証を行う機能について御紹介致します。
1月25日(金) DM2-25-5  14:30 〜 15:15
最新SpyGlassによるRTL低消費電力設計
大森 康弘氏 (シニアアプリケーションエンジニア)
低消費電力設計全体の80%はRTL設計で効果的に実現することができます。Atrenta社は,パワー設計に重要なPower Estimation, Power Reduction, Power Verificationを、業界標準となったSpyGlassで容易に実現できる環境を提供しております。高精度のパワー解析機能、新しいパワー削減手法、RTLからPost Layoutまでのパワー設計検証や自動RTL修正機能をご紹介します。
1月25日(金) DM2-25-6  15:30 〜 16:15
第三世代エンジン搭載
Spyglass-DFTによる最先端なRTLテスト設計

増田 慎吾氏 (シニアアプリケーションエンジニア)
Spyglass-DFTはRTL設計段階における新しいDFT手法を提案します。
高速かつ強力なエンジン(論理合成やシミュレーション)を駆使し、ルールチェックや検出率の見積もり、検出率を向上させるTPI機能を備えています。
従来ではなかった、RTLからの作業により、ゲートレベルでの膨大なデバッグ作業と長期にわたる設計戻りを大幅に短縮できます。
本セミナではSpyglass-DFTの特徴と機能をご紹介いたします。

   
   



 
 




日本エレクトロニクスショー協会
phone : 03-5402-7601 FAX:03-5402-7605
http://www.jesa.or.jp
ALL Rights Reserved by Japan Electronics Show Association
当サイトはIE5.0以上、 NN4.7以上で動作確認を行っております