Electronic Design and Solution Fair 2008
 
メンター・グラフィックス・ジャパン(株)
MENTOR GRAPHICS JAPAN CO., LTD.
310
 
 
所在地 〒140-0001
東京都品川区北品川4-7-35御殿山ガーデン
Gotenyama Garden 4-7-35 Kitashinagawa, Shinagawa-ku, Tokyo
連絡先 コーポレートマーケティング部
Corporate Marketing
TEL:03-5488-3035
FAX:03-5488-3032
E-mail:mktg_mgj@mentor.com
URL:http://www.mentorg.co.jp
出展物紹介 メンター・グラフィックスは常に進化を続ける半導体テクノロジと、それを取り巻く設計開発環境としてFunctional Verification、DFM/IC Nanometer Design、ESL Design、PCB/FPGA Design、Automotive Solutionのそれぞれのソリューションを提案します。
本年は特に、Sierra Design Automation買収により提供可能となったDesign-to-Fabフロー、次世代型ハードウェア支援検証プラットフォームVeloce、年々需要の高まっている自動車関連ソリューションに注力してご紹介します。
是非メンター・グラフィックスのブース、出展社セミナーにお立ち寄り下さい。
出展者セミナー  
メンター・グラフィックス・ジャパン(株)
1月24日(木) DM6-24-2  11:30 〜 12:15
Veloce:Hardware-assisted Verification Environment
草野 敦雄 氏 (ストラテジックビジネスディベロップメント部
テクニカル・マーケティング・エンジニア)
大規模回路を高速に検証するためのツールであったエミュレータやアクセラレータにも種々の検証メソドロジを加味した形での検証が求められるようになってきました。
ここではメンター・グラフィックスが提唱するトランザクションベース検証やアサーションベース検証といった検証手法の高速化について、弊社のハードウエアエミュレータ Veloceをベースに説明させていただきます。
1月24日(木) DM6-24-3  12:30 〜 13:15
カバレッジ指標を用いた Verification Management
三橋 明城男 氏 (ストラテジックビジネスディベロップメント部
テクニカルディレクター)
アサーションベース検証や AVM・OVM ベースの検証が本格的に導入されると、次に悩まされるのが検証のマネジメントです。ファンクショナル・カバレッジやアサーション・カバレッジ、コード・カバレッジなど様々な指標がランダムにテストされ、フォーマル解析される環境で、統一されたカバレッジデータに基づいた進捗管理や検証の終了を見極める方法が求められています。このセッションでは様々な指標を一元管理する方法についてご紹介します。
1月24日(木) F202-24-3  12:30 〜 13:15
C/C++言語でのLSI設計スタイルガイド 〜ハードウェア化するための考えとは?〜
松原 正雄 氏 (カシオ計算機株式会社
要素技術統轄部 第一技術開発部
第13開発グループ)
ソフトウェア設計者は自分の書いたアルゴリズムが簡単にハードウェア化できるものと勘違いし、逆にHDLに慣れ親しんだLSI設計者は未知なる設計手法のイメージがつかめず、設計スタイルを移行することに対して敷居が高いものだと感じています。
本セミナーでは幾つかのアルゴリズム例題を提示し、それをハードウェア化するための考え方や具体的なC/C++言語の記述スタイルを紹介いたします。
1月24日(木) E204-24-3  12:30 〜 13:15
PCB設計におけるChip/PackageとのCo-Design
堀越 修 氏 (テクニカル・セールス部
システム・デザイン・グループ
マネージャー)
メンター・グラフィックスのPCB設計環境ではFPGA設計とのCo-Designを行うI/O Designerに加え、ASIC設計などに最適なChip-Package-PCBのCo-Designを可能にして行きます。このセッションでは新たなCo-Designと昨今のPCB設計におけるSI/EMC/Thermal/PI問題対策等を交えながら、半導体設計とPCB設計の境界領域に着目したメンターのソリューションをご紹介します。
1月24日(木) E204-24-4  13:30 〜 14:15
TLM2.0標準に向けた新しいSystemCモデリング環境
牧野 潔 氏 (ストラテジックビジネスディベロップメント部
Product Development Manager)
SystemCの新しいトランザクションモデリング標準であるTLM2.0 Draft2が公開されたことにより、モデル間の相互運用性が高まることが期待されています。メンター・グラフィックスでは、SystemCのモデリング環境をサポートするための新しい入力環境、デバッグ環境、そして既存のHDL資産からTLMモデルへ自動的に変換するテクノロジーを有しており、その概要をご紹介します
1月24日(木) DM6-24-4  13:30 〜 14:15
0-In Formal Verificationのユーザ実績と今後の動向
朽木 順一 氏 (DVT Technical Marketing Tokyo
0-In Marketing Engineer)
もはや新しいツールではないプロパティ・チェッキングツール、しかしながら、「ツールを導入したが上手く効果が出せない、また今後どのように導入、浸透させていけばよいか?」等の声にお答えすべく、ユーザの最新情報を交えながらその解決策のヒントをご紹介します。
1月24日(木) E205-24-6  15:30 〜 16:15
効率的なアナログ・ミックスドシグナル検証ストラテジー
三木 研吾 氏 (テクニカル・セールス部
DSMテクニカルグループ
AEマネージャー)
回路規模、クロックドメイン数、電源系統の増加に伴うAMS検証のパフォーマンス劣化を克服するためのテクニックをADVance MSの機能を通じてご紹介いたします。
1月24日(木) DM6-24-6  15:30 〜 16:15
Calibreとの高度な連携により高品質な設計を実現するOlympus-SoCのDesign-To-Fabソリューションのご紹介
佐藤 哲人氏 (P&Rセールス
シニアP&Rプロダクト・スペシャリスト)
先端プロセスにおけるLSIレイアウト設計では、プロセス変動や動作環境変動に伴うバラつきに対応するため、モードやコーナーの増加が不可避となっています。
また、LSIレイアウト設計段階で、リソグラフィ等を含むDFMも考慮することが必須となってきています。
本セミナーでは、このような課題に対し、CalibreとOlympusの高度な連携により高品質な設計を実現するDesign-To-Fabソリューションを紹介します。
1月24日(木) DM6-24-7  16:30 〜 17:15
ナノメータLSIの量産に対応するメンター・グラフィックスのテストソリューション
杉浦 央樹 氏 (テクニカルセールス部
DFTグループ
アプリケーションエンジニア)
65nm、45nm、さらに32nmと進化を続ける半導体プロセスの微細化に伴い、故障発生メカニズムも変化しています。これによりテストに求められる品質もますます厳しさを増しています。例えば国際半導体技術ロードマップ (ITRS)では、出荷テスト時に必要とされるテストパターンの圧縮率が既に100倍を超えています。デバイスの大規模化とテスト品質要求に対応するための、メンター・グラフィックスのテストソリューションをご紹介します。
1月25日(金) DM1-25-1  10:30 〜 11:15
Eldoでのアナログセル・キャラクタライゼーション〜ADMSでのTOPレベル検証フロー
上田 雅生 氏、佐々木 真悟 氏 (テクニカル・セールス部
DSMテクニカルグループ)
AMS検証コクピット「ICanalyst」を使用しての、アナログIPのセル・キャラクタライゼーションから、それらブロックレベルの特性をトップレベル検証にフィードバックする検証フローをご紹介します。
1月25日(金) E205-25-1  10:30 〜 11:15
PCB設計におけるChip/PackageとのCo-Design
堀越 修 氏 (テクニカル・セールス部
システム・デザイン・グループ
マネージャー)
メンター・グラフィックスのPCB設計環境ではFPGA設計とのCo-Designを行うI/O Designerに加え、ASIC設計などに最適なChip-Package-PCBのCo-Designを可能にして行きます。このセッションでは新たなCo-Designと昨今のPCB設計におけるSI/EMC/Thermal/PI問題対策等を交えながら、半導体設計とPCB設計の境界領域に着目したメンターのソリューションをご紹介します。
1月25日(金) DM3-25-1  10:30 〜 11:15
0-In Formal Verificationのユーザ実績と今後の動向
朽木 順一 氏 (DVT Technical Marketing Tokyo
0-In Marketing Engineer
もはや新しいツールではないプロパティ・チェッキングツール、しかしながら、「ツールを導入したが上手く効果が出せない、また今後どのように導入、浸透させていけばよいか?」等の声にお答えすべく、ユーザの最新情報を交えながらその解決策のヒントをご紹介します。
1月25日(金) DM3-25-2  11:30 〜 12:15
カバレッジ指標を用いた Verification Management
三橋 明城男 氏 (ストラテジックビジネスディベロップメント部
テクニカルディレクター)
アサーションベース検証や AVM・OVM ベースの検証が本格的に導入されると、次に悩まされるのが検証のマネジメントです。ファンクショナル・カバレッジやアサーション・カバレッジ、コード・カバレッジなど様々な指標がランダムにテストされ、フォーマル解析される環境で、統一されたカバレッジデータに基づいた進捗管理や検証の終了を見極める方法が求められています。このセッションでは様々な指標を一元管理する方法についてご紹介します。
1月25日(金) DM6-25-2  11:30 〜 12:15
Calibre DFM - Calibreプラットフォームを駆使した歩留まり改善ソリューション
上野 幸治 氏 (テクニカルセールス部
Calibreアプリケーションエンジニアグループ
シニア・アプリケーション・エンジニア)
近年の微細化プロセスにおいては、設計側と製造側の協力なくしては、歩留まりの向上は望めなくなっています。このセッションでは、メンター・グラフィックスが提供するCalibreの強力な階層処理エンジンを活用して、物理設計情報に基づく統計的な歩留まり解析や改善など、DFMに求められる包括的なソリューションをご紹介します。
1月25日(金) E204-25-3  12:30 〜 13:15
Calibre LFD - レイアウト設計者のためのプロセス変動シミュレータ
青木 淳一 氏 (テクニカルセールス部
Calibreアプリケーションエンジニアグループ
マネージャー)
近年の液浸露光技術の発達によりパターン転写精度が向上した反面、わずかなプロセスばらつきによってチップの歩留まりに大きな影響を与えるシステマティック起因の影響が無視できなくなっています。このセッションでは、Calibre LFDを使ってレイアウト設計の段階でプロセスばらつきによる歩留まりやデバイス特性変動の影響をシミュレートし、よりロバストな設計を実現するためのソリューションをご紹介します。
1月25日(金) DM6-25-5  14:30 〜 15:15
Calibreとの高度な連携により高品質な設計を実現するOlympus-SoCのDesign-To-Fabソリューションのご紹介
佐藤 哲人氏 (P&Rセールス
シニアP&Rプロダクト・スペシャリスト)
先端プロセスにおけるLSIレイアウト設計では、プロセス変動や動作環境変動に伴うバラつきに対応するため、モードやコーナーの増加が不可避となっています。
また、LSIレイアウト設計段階で、リソグラフィ等を含むDFMも考慮することが必須となってきています。
本セミナーでは、このような課題に対し、CalibreとOlympusの高度な連携により高品質な設計を実現するDesign-To-Fabソリューションを紹介します。
1月25日(金) DM3-25-6  15:30 〜 16:15
ASICプロトタイピングにおけるフォーマル検証の適応効果
岩崎 功 氏 (テクニカルセールス部
Concept to RTLグループ
シニア・アプリケーション・エンジニア)
今日のASICプロトタイプでは大規模かつ複雑な機能を、FPGAによる実機検証にて行います。しかしながらシミュレーションで動作していたデザインが、実機では動かないといった問題が発生します。FPGAでは内部信号の観測性が制限されるため、実機での機能エラーは問題特定に多く時間を費やします。この問題を防ぐためには論理合成前の十分な機能検証と論理合成前後での等価性検証がカギとなります。
本セミナーではメンターの提供する機能検証用フォーマルツール0-InとFPGA論理合成ツールPrecision RTL Plusおよび等価性検証ツールFormalProをご紹介します。
1月25日(金) F202-25-6  15:30 〜 16:15
検証の生産性向上とツール互換性を可能にするOpen Verification Methodology (OVM)
後藤 謙治 氏 (日本ケイデンス・デザイン・システムズ社
フィールド・プラットフォーム・マーケティング部 
Incisive担当 シニア・マーケティング・マネージャ)
三橋 明城男 氏
(メンター・グラフィックス・ジャパン株式会社
ストラテジックビジネスディベロップメント部
テクニカルディレクター)
OVM - Open Verification Methodology は、ケイデンス・デザイン・システムズとメンター・グラフィックスが、両社の長年に渡る検証経験を基に共同開発した検証メソドロジで、SystemVerilog のクラス・ライブラリ、サンプル・コード、開発ガイドラインなどから構成されます。ユーザは、OVMを活用することにより、トランザクション・レベルで、カバレッジ・ドリブンな再利用可能なテストベンチの開発が可能となります。このセミナーでは、テストベンチおよび検証コンポーネント開発にOVM クラス・ライブラリをどのように使用するかをご紹介します。
1月25日(金) DM3-25-7  16:30 〜 17:15
AVMによる検証環境のモジュール化と再利用性の向上
浜谷 敏行 氏 (ベリフィケーションテクノロジー株式会社
取締役 開発部長)
ベリフィケーションテクノロジーはこれまでの検証サービスの経験から豊富な検証資産を所有しています。これらの資産を再利用することにより検証の品質と生産性を上げることができます。AVM の特徴の一つであるトランザクション・レベルの検証手法を採用し、モジュール化された検証環境を構築することによって資産の再利用性が高まり、ベリフィケーションテクノロジーの検証サービスの品質と生産性を上げることにつながります。このセッションではAVM を用いた弊社の最新検証事例についてご紹介致します。

プレスリリース ・メンター・グラフィックスとケイデンス、Open Verification Methodologyを公開(2008/1/10)
・東芝情報システム、次世代ASIC設計にCatapult C Synthesisを採用(2007/12/5)
・Olympus-SoC配置配線システム、 STマイクロエレクトロニクスのセットトップ・ボックス用チップのテープアウトを実現 (2007/11/29)
   
   



 
 




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