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出展者セミナープログラム/検索


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アジレント・テクノロジー(株)
1月25日(金) DM3-25-5　14:30 〜 15:15
計測・シミュレーションの融合による効率的ジッタ/アイダイアグラム解析
陰浦　俊則氏 （EDAアプリケーション・エンジニアリング部）
近年高速ディジタル物理層設計において、実際の振る舞いをいかに正確にシミュレーションに反映させるかがキーポイントになってきております。
これは、計測による実測結果と対比させたシミュレーション・モデルの最適化を図ることで、設計の早い段階で、目標とする要求仕様の物理層を効率的に設計・検証することを可能にするためです。
しかしながらこれを実現するためには、従来のSPICEをベースとした時間ドメイン・シミュレーションのみならず、伝送線路としての振る舞いを正確に把握できる周波数ドメイン・シミュレーションを融合させた手法が不可欠になってきています。
当セミナーでは実測による解析を基に、時間ドメインおよび周波数ドメインによる解析をどのように使い分けて対応するべきかなどについて解説すると共に、ADSの新シグナル・インテグリティ解析機能を用いた、効率的な物理層設計・解析の手法についてご紹介致します。

アトレンタ(株)
1月24日(木) CM3-24-4　13:30 〜 14:15
Atrenta社の提供する最新RTLクロージャーソリューションのご紹介
小宮　健一氏 （シニアフィールドアプリケーションエンジニア）
従来の設計手法では、クロック、パワー、テスト、タイミング制約など、品質 を左右する課題がしばしばゲートレベルに先送りにされてきました。この事が、問題が発見された際のRTLへのフィードバックを難しくし、再利用時の生産性向上を制限しています。Atrentaでは、品質上の重要課題をRTL設計の段階で解決する為のソリューションをご提供しています。セミナーでは設計品質の向上をサポートする、Atrentaの最新の取り組みをご紹介します。
1月24日(木) CM3-24-5　14:30 〜 15:15
設計プロセスのすべてのステージに対応した設計制約の自動生成、検証ツールの御紹介
八重樫　靖氏 （シニアアプリケーションエンジニア）
設計制約は、デザインの様々な要求仕様を満たすために様々なツールに利用されます。大規模設計では、設計制約の作成に多大な時間を費しています。また、設計制約の記述量も増え、より複雑になっています。
この結果、不適切な設計制約となり、TATの長期化、シリコン不良よる再設計の危険にさらされています。SpyGlass-Constraintsは、設計制約を生成、検証し問題点を明確にすることで、設計制約の品質を大幅に改善します。
1月24日(木) DM2-24-6　15:30 〜 16:15
第三世代のRTLプロトタイピングツールで行うフィジカルアウェアRTLデバッグ環境のご紹介
谷川　寛氏 （シニアアプリケーションエンジニア）
タイミングや配線混雑度の問題点はRTLの構造に深く起因しているにもかかわらず、デバッグのほとんどは時間がかかる割には効果の少ないP&R以後に行れています。RTLプロトタイピングツールである1T-Implementを使用すれば、このRTLにはどのようなフロアプランを作成すればよいのか?　どのRTL構文がP&R後に問題を引き起こすのか?　といったフィジカルアゥエアなデバッグをRTLの開発段階でできるようになります。セミナでは1T-Implementの特徴とその最新機能を紹介させていただきます。
1月25日(金) DM2-25-3　12:30 〜 13:15
Atrenta社の提供する最新RTLクロージャーソリューションのご紹介
小宮　健一氏 （シニアフィールドアプリケーションエンジニア）
従来の設計手法では、クロック、パワー、テスト、タイミング制約など、品質 を左右する課題がしばしばゲートレベルに先送りにされてきました。この事が、問題が発見された際のRTLへのフィードバックを難しくし、再利用時の生産性向上を制限しています。Atrentaでは、品質上の重要課題をRTL設計の段階で解決する為のソリューションをご提供しています。セミナーでは設計品質の向上をサポートする、Atrentaの最新の取り組みをご紹介します。
1月25日(金) DM2-25-4　13:30 〜 14:15
CDC(Clock Domain Check)の現状とノイズ対策
八重樫　靖氏 （シニアアプリケーションエンジニア）
近年のSoCデザインには、多くのクロック・ドメインが存在します。これは非同期回路が加速度的に増えている事を意味しています。本セミナーでは同期設計では起こらない問題に焦点を絞りメタスタビリティの発生原因、発生時のデザインへの影響を説明し、どの様に対策すべきかを分かり易く説明致します。
また、プロトコル検証を用いてさらに詳細な検証を行う機能について御紹介致します。
1月25日(金) DM2-25-5　14:30 〜 15:15
最新SpyGlassによるRTL低消費電力設計
大森　康弘氏 （シニアアプリケーションエンジニア）
低消費電力設計全体の80%はRTL設計で効果的に実現することができます。Atrenta社は,パワー設計に重要なPower Estimation, Power Reduction, Power Verificationを、業界標準となったSpyGlassで容易に実現できる環境を提供しております。高精度のパワー解析機能、新しいパワー削減手法、RTLからPost Layoutまでのパワー設計検証や自動RTL修正機能をご紹介します。
1月25日(金) DM2-25-6　15:30 〜 16:15
第三世代エンジン搭載
Spyglass-DFTによる最先端なRTLテスト設計
増田　慎吾氏 （シニアアプリケーションエンジニア）
Spyglass-DFTはRTL設計段階における新しいDFT手法を提案します。
高速かつ強力なエンジン(論理合成やシミュレーション)を駆使し、ルールチェックや検出率の見積もり、検出率を向上させるTPI機能を備えています。
従来ではなかった、RTLからの作業により、ゲートレベルでの膨大なデバッグ作業と長期にわたる設計戻りを大幅に短縮できます。
本セミナではSpyglass-DFTの特徴と機能をご紹介いたします。

アルティウムジャパン株式会社
1月24日(木) E205-24-2　11:30 〜 12:15
設計の新分野を切り拓く統一設計環境の提案
- NASAや2007年技能五輪国際大会で採用されたAltium Designer -

越智　誠氏 （フィールドアプリケーション　エンジニアリング　マネージャー）
エレクトロニクス製品の多様化、高性能化に対応するために、様々な設計ツールが登場していますが、そのために設計工程はその複雑さが増大しています。Altiumが提案する統一設計環境Altium Designerと、これが実現するLiveDesign手法は、メインストームにおける設計工程の簡素化を実現し、生産性の向上をもたらします。「百聞は一見にしかず」。セミナーとデモでAltium Designerの可能性を体験してください。
1月25日(金) DM3-25-3　12:30 〜 13:15
設計の新分野を切り拓く統一設計環境の提案
- NASAや2007年技能五輪国際大会で採用されたAltium Designer -
越智　誠氏 （フィールドアプリケーション　エンジニアリング　マネージャー）
エレクトロニクス製品の多様化、高性能化に対応するために、様々な設計ツールが登場していますが、そのために設計工程はその複雑さが増大しています。Altiumが提案する統一設計環境Altium Designerと、これが実現するLive Design手法は、メインストームにおける設計工程の簡素化を実現し、生産性の向上をもたらします。「百聞は一見にしかず」。セミナーとデモでAltium Designerの可能性を体験してください。

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