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出展者セミナープログラム/検索


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デナリソフトウエア(株)
1月25日(金) CM3-25-3 12:30 〜 13:15
『高速、低消費電力DRAMインタフェース設計の加速と容易化』
植田 隆 (シニアCAEマネージャ)
最先端のエレクトロニクス機器設計を実現するDenaliのDRAM Interface Solutionについて解説いたします。

デジタルTV、ビデオカメラ、携帯電話、OA機器など、最新デジタル機器向けSoCに搭載されるDDR2/3、モバイルDRAMに対応するコンフィギュレーション可能なメ
モリコントローラIPとユーザが選択可能なDDR PHYソリューション、実績について解説いたします。

本セミナーには次の内容が含まれます。
・コンフィギュレーション可能なセミカスタムIP
・PHYインテグレーションを容易かするDFI
・モバイル機器向け低消費電力、ゲート規模が小さいソフトPHY
・DDR3など高速DRAMインタフェースを実現するHard PHY

TOOL(株)
1月24日(木) DM2-24-5 14:30 〜 15:15
設計フローにおける多角的視覚検証
〜LAVISの活用術〜

長谷部 寛昭氏 (EDA技術部 プロダクトマーケティンググループ
グループリーダ)
セミナーでは、LAVISの最大の特長である高速表示、高品質、省メモリと、検索機能やGDS簡易編集機能などの一層の強化に加え、微細プロセスに対応した等電位追跡機能の大幅なエンハンス、不良解析の分野で有用な新機能、「3次元表示機能」をご紹介いたします。
また、これらの機能を如何にして活用することができるのか、さらには各種装置やEDA ツールとの連係を如何にして図っていくのか、設計から製造までの全工程を支援できる標準レイアウトプラットフォームとして、LAVISの幅広い「活用術」をあわせてご紹介いたします。
進化するLAVISを知ることができる絶好のこの機会に足をお運び頂き、今後の設計・製造検証にお役立てください。
1月25日(金) DM1-25-6 15:30 〜 16:15
設計フローにおける多角的視覚検証
〜LAVISの活用術〜

長谷部 寛昭氏 (EDA技術部 プロダクトマーケティンググループ
グループリーダ)
セミナーでは、LAVISの最大の特長である高速表示、高品質、省メモリと、検索機能やGDS簡易編集機能などの一層の強化に加え、微細プロセスに対応した等電位追跡機能の大幅なエンハンス、不良解析の分野で有用な新機能、「3次元表示機能」をご紹介いたします。
また、これらの機能を如何にして活用することができるのか、さらには各種装置やEDA ツールとの連係を如何にして図っていくのか、設計から製造までの全工程を支援できる標準レイアウトプラットフォームとして、LAVISの幅広い「活用術」をあわせてご紹介いたします。
進化するLAVISを知ることができる絶好のこの機会に足をお運び頂き、今後の設計・製造検証にお役立てください。

NASCENTRIC INC.
1月24日(木) DM1-24-7 16:30 〜 17:15
The Role of Extraction in Fast-SPICE Verification and Analysis
Dr. John Croix (Research and Development,
Founder and CTO)
The settings used during parasitic extraction can significantly impact the speed, capacity and accuracy of Fast-SPICE verification and analysis. Extraction settings intended to produce maximum simulation accuracy could actually result in less accuracy, as well as decreased speed and capacity. Furthermore, certain extraction settings may cause multi-fingered transistors to be extracted to multiple transistors instead of single ones resulting in a significant simulation runtime impact. Extraction tools may also split larger capacitances into smaller ones, thereby increasing the number of devices, nodes, node names, and overall size of the netlist without any appreciable gain in simulation accuracy. Excessively large numbers of parasitic elements are often reduced within a simulator simply in order to fit into memory, and the reduction methodology may or may not result in the desired accuracy. This seminar will address the issue of parasitic extraction and discuss the tradeoffs that designers must make as they decide how to address their extraction and simulation requirements.

日本イヴ(株)
1月25日(金) DM4-25-3 12:30 〜 13:15
組込みアプリケーション用SW/HWのデバッグを組み合わせたマルチ・レベルのアプローチ
Lauro Rizzatti (EVE-USA, Inc. General Manager and VP of Marketing)
『Debbuging HW/SW in an SoC』:組み込みアプリケーションのソフトウエアデバッグとハードウエアデバッグを組み合わせたマルチレベルのアプローチをご紹介します。





日本ケイデンス・デザイン・システムズ社
1月24日(木) E205-24-3 12:30 〜 13:15
"Big Fast Complex Chip" に対応したSoC Encounter 7.1の新機能のご紹介

鈴木 雅晴氏 (マーケティング本部 
フィールド プラットフォーム マーケティング部 Encounter担当 ディレクター
プロセスの微細化に伴い、物理設計を担う設計者には歩留まりの向上、ばらつき対策など様々な新しい制約が課せられてきています。多種多様な制約を満たし、定められた設計期間でチップをリリースするためには各工程でのTATの削減は必須です。ここではSoC Encounter 7.1の開発テーマの1つである「大規模、高速、複雑な設計に対するTATの削減」に関する新しい機能についてご紹介します。
1月24日(木) E205-24-4 13:30 〜 14:15
RTL Compiler 7.2:ケイデンスの合成・DFT統合環境(多様なテスト回路挿入とATPG)

岡村 亮介氏 (テクニカルフィールドオペレーション本部 
セールステクニカルリーダー)
デザインが大規模化、複雑化するにつれて、DFT設計で要求される技術も多様化しています。
Encounter RTL CompilerのVersion 7.2では、Encounter Test Architectのテスト環境を統合することにより、RTL・ゲートレベルのDFT違反解析と自動修正、テストポイント挿入、パタン圧縮回路挿入、メモリBIST挿入等の様々なDFT要求を実現することにより、設計生産性を向上します。
1月24日(木) DM6-24-5 14:30 〜 15:15
アナログ/カスタムIC設計に向けたVirtuosoプラットフォームの最新情報

浅利 和彦氏 (マーケティング本部
フィールド プラットフォーム マーケティング部 KIT/CIC担当 シニア マネージャー
Virtuosoプラットフォームに含まれるVirtuoso Schematic Editor, Virtuoso Analog Design Environment, Virtuoso Layout SuiteそしてAssuraの2008年から2010年にかけての最新のロードマップのご紹介をします。それに加え、最新のマルチ・モード・シミュレータの最新情報についてご紹介します。
1月25日(金) E205-25-3 12:30 〜 13:15
効果的なテストベンチを構築する早道 
-真のSystemVerilog環境やコンプライアンス検証のソリューション-

後藤 謙治氏 (マーケティング本部
フィールド プラットフォーム マーケティング部 Incisive担当 シニア マネージャー
検証作業は全開発工数の7割、そして検証環境構築は検証作業のうち4割の工数を占めると言われ、検証環境を効率的に構築することが急務となっています。当セミナーでは、PCI-Expressなどの標準プロトコルに対するコンプライアンスチェックや言語レスなテスト生成、SystemVerilogでのテストベンチ構築などのIncisive機能検証プラットフォームが提案する検証環境構築手法について解説します。
1月25日(金) DM3-25-4 13:30 〜 14:15
システム・ソリューションを目指す、IC-Package-Board コ・デザインとSI/PI解析手法
益子 行雄氏 (マーケティング本部 
フィールド プラットフォーム マーケティング部 
SPB担当 シニア マネージャー
半導体ベンダーが提供するパッケージの多くは、Memoryなどを別のDIEで提供するSiP構造になってきています。最近、SiPはSoCの1バリエーションの位置付けが強く、さらにシステム設計、SoC設計とのコ・デザインが必要になっています。設計の早い段階でSI、PIなどの問題を解決しながらシステム設計する手法について解説いたします。

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