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出展者セミナープログラム/検索


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PHYSWARE,INC
1月25日(金) DM1-25-7 16:30 〜 17:15
Rapid electromagnetic simulation for advanced electronic packaging
Vikram Jandhyala (CEO and Founder, Physware, Inc. & Associate
Professor, Department of Electrical Engineering and Director, Applied
Computational Engineering Lab, University of Washington, Seattle)
Fast multilevel boundary element techniques, multicore scaling, coupling to circuit models, and integration into design flows for simulation of complex packages and boards will be discussed in the context of Physware's PhysPack product.

フォルテ・デザイン・システムズ(株)
1月24日(木) DM3-24-5 14:30 〜 15:15
Success stories from the Cynthesizer Users Group Meeting
鈴木 隆 (シニア・アプリケーション・エンジニア)
Cynthesizerは、SystemCベースの動作合成ツール
として広くご利用いただいております。
おかげざまで昨年11月に第2回「Cynthesizer
ユーザー交流会2007」を開催させて頂き、
参加された多くのお客様が、弊社ユーザー様
または研究機関による設計事例の発表を熱心に
聴講され、また、交流会では活発な情報交換を
行っていただけた様子です。
本セッションではCynthesizerの最新情報と、
ユーザー交流会で発表いただいたユーザー様の
設計事例のキーポイントについて紹介します。

マグマ・デザイン・オートメーション(株)
1月24日(木) E205-24-5 14:30 〜 15:15
「Talus Next Generation Automated Floorplan Synthesis」
Arvin Narayanan (Design Implementation Business Unit)
With time-to-market pressures and growing complexity at nanometer design nodes, designers require higher levels of automation and faster run times. Talus’ automated floorplan synthesis enables rapid exploration of the design space and provides a faster and more predictable path to design closure.

Automatic partitioning and shaping, congestion- aware hard macro placement and automatic power planning not only save considerable run-time and manual effort, but also provide better timing, area and QORquality of results. Features such as relative floorplan constraints enable designers to retain the floorplan with minimal changes from one iteration to the next, rather than starting all over. This significantly accelerates the design cycle and reduces development costs.

Finally, an integrated design flow with a single executable and common analysis engines enhance productivity by eliminatinge unnecessary file transfers and ensuring continuous correlation to final implementation.
1月25日(金) E205-25-4 13:30 〜 14:15
「New techniques for DFM, Yield Improvement and DRC Sign off during implementation at 65nm/45nm」
Dwayne Burek  (Physical Verification Business Unit )
Post-layout (GDS-based) approaches to DFM/DRC analysis and fixing have proven to be ineffective due to unacceptable runtimes, multiple design iterations, and negative impact on timing and power. Manufacturing challenges such as sub-wavelength lithography, random particle defects, and CMP effects are no longer manufacturing (fab) concerns alone. As designers seek to increase performance and remove undesirable parametric variability they face greatly increased challenges. Magma Design Automation will describe a new flow to efficiently handle yield-loss mechanisms including lithography issues during implementation. A smooth hand-off to manufacturing is ensured by including foundry qualified compliance checks and “sign-off” accurate DFM/DRC verification.

メンター・グラフィックス・ジャパン(株)
1月24日(木) DM6-24-2 11:30 〜 12:15
Veloce:Hardware-assisted Verification Environment
草野 敦雄 氏 (ストラテジックビジネスディベロップメント部
テクニカル・マーケティング・エンジニア)
大規模回路を高速に検証するためのツールであったエミュレータやアクセラレータにも種々の検証メソドロジを加味した形での検証が求められるようになってきました。
ここではメンター・グラフィックスが提唱するトランザクションベース検証やアサーションベース検証といった検証手法の高速化について、弊社のハードウエアエミュレータ Veloceをベースに説明させていただきます。
1月24日(木) DM6-24-3 12:30 〜 13:15
カバレッジ指標を用いた Verification Management
三橋 明城男 氏 (ストラテジックビジネスディベロップメント部
テクニカルディレクター)
アサーションベース検証や AVM・OVM ベースの検証が本格的に導入されると、次に悩まされるのが検証のマネジメントです。ファンクショナル・カバレッジやアサーション・カバレッジ、コード・カバレッジなど様々な指標がランダムにテストされ、フォーマル解析される環境で、統一されたカバレッジデータに基づいた進捗管理や検証の終了を見極める方法が求められています。このセッションでは様々な指標を一元管理する方法についてご紹介します。
1月24日(木) E204-24-3 12:30 〜 13:15
PCB設計におけるChip/PackageとのCo-Design
堀越 修 氏 (テクニカル・セールス部
システム・デザイン・グループ
マネージャー)
メンター・グラフィックスのPCB設計環境ではFPGA設計とのCo-Designを行うI/O Designerに加え、ASIC設計などに最適なChip-Package-PCBのCo-Designを可能にして行きます。このセッションでは新たなCo-Designと昨今のPCB設計におけるSI/EMC/Thermal/PI問題対策等を交えながら、半導体設計とPCB設計の境界領域に着目したメンターのソリューションをご紹介します。
1月24日(木) F202-24-3 12:30 〜 13:15
C/C++言語でのLSI設計スタイルガイド 〜ハードウェア化するための考えとは?〜
松原 正雄 氏 (カシオ計算機株式会社
要素技術統轄部 第一技術開発部
第13開発グループ)
ソフトウェア設計者は自分の書いたアルゴリズムが簡単にハードウェア化できるものと勘違いし、逆にHDLに慣れ親しんだLSI設計者は未知なる設計手法のイメージがつかめず、設計スタイルを移行することに対して敷居が高いものだと感じています。
本セミナーでは幾つかのアルゴリズム例題を提示し、それをハードウェア化するための考え方や具体的なC/C++言語の記述スタイルを紹介いたします。
1月24日(木) DM6-24-4 13:30 〜 14:15
0-In Formal Verificationのユーザ実績と今後の動向
朽木 順一 氏 (DVT Technical Marketing Tokyo
0-In Marketing Engineer)
もはや新しいツールではないプロパティ・チェッキングツール、しかしながら、「ツールを導入したが上手く効果が出せない、また今後どのように導入、浸透させていけばよいか?」等の声にお答えすべく、ユーザの最新情報を交えながらその解決策のヒントをご紹介します。
1月24日(木) E204-24-4 13:30 〜 14:15
TLM2.0標準に向けた新しいSystemCモデリング環境
牧野 潔 氏 (ストラテジックビジネスディベロップメント部
Product Development Manager)
SystemCの新しいトランザクションモデリング標準であるTLM2.0 Draft2が公開されたことにより、モデル間の相互運用性が高まることが期待されています。メンター・グラフィックスでは、SystemCのモデリング環境をサポートするための新しい入力環境、デバッグ環境、そして既存のHDL資産からTLMモデルへ自動的に変換するテクノロジーを有しており、その概要をご紹介します

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