ホーム » 出展者情報 » 出展者セミナープログラム/検索

出展者セミナープログラム/検索


■聴講料 無料 / ■参加申込不要(先着順)

検索条件を選択してください。
■日付から選択 全ての日にちを選択 1月24日(木) 1月25日(金)
■時間帯から選択
■セミナー取扱品目から選択
※Ctrlボタンで
複数選択が可能です
※全てを選択する以外は
└のある項目から選択して下さい。
■フリーワード入力
 
■出展者名から検索
※Ctrlボタンで
複数選択が可能です

検索条件>>
日付: 全ての日にちを選択   時間帯: 全てを選択   出展者名: 全てを選択
※出展社名50音順で表示します
メンター・グラフィックス・ジャパン(株)
1月24日(木) DM6-24-6 15:30 〜 16:15
Calibreとの高度な連携により高品質な設計を実現するOlympus-SoCのDesign-To-Fabソリューションのご紹介
佐藤 哲人氏 (P&Rセールス
シニアP&Rプロダクト・スペシャリスト)
先端プロセスにおけるLSIレイアウト設計では、プロセス変動や動作環境変動に伴うバラつきに対応するため、モードやコーナーの増加が不可避となっています。
また、LSIレイアウト設計段階で、リソグラフィ等を含むDFMも考慮することが必須となってきています。
本セミナーでは、このような課題に対し、CalibreとOlympusの高度な連携により高品質な設計を実現するDesign-To-Fabソリューションを紹介します。
1月24日(木) E205-24-6 15:30 〜 16:15
効率的なアナログ・ミックスドシグナル検証ストラテジー
三木 研吾 氏 (テクニカル・セールス部
DSMテクニカルグループ
AEマネージャー)
回路規模、クロックドメイン数、電源系統の増加に伴うAMS検証のパフォーマンス劣化を克服するためのテクニックをADVance MSの機能を通じてご紹介いたします。
1月24日(木) DM6-24-7 16:30 〜 17:15
ナノメータLSIの量産に対応するメンター・グラフィックスのテストソリューション
杉浦 央樹 氏 (テクニカルセールス部
DFTグループ
アプリケーションエンジニア)
65nm、45nm、さらに32nmと進化を続ける半導体プロセスの微細化に伴い、故障発生メカニズムも変化しています。これによりテストに求められる品質もますます厳しさを増しています。例えば国際半導体技術ロードマップ (ITRS)では、出荷テスト時に必要とされるテストパターンの圧縮率が既に100倍を超えています。デバイスの大規模化とテスト品質要求に対応するための、メンター・グラフィックスのテストソリューションをご紹介します。
1月25日(金) DM1-25-1 10:30 〜 11:15
Eldoでのアナログセル・キャラクタライゼーション〜ADMSでのTOPレベル検証フロー
上田 雅生 氏、佐々木 真悟 氏 (テクニカル・セールス部
DSMテクニカルグループ)
AMS検証コクピット「ICanalyst」を使用しての、アナログIPのセル・キャラクタライゼーションから、それらブロックレベルの特性をトップレベル検証にフィードバックする検証フローをご紹介します。
1月25日(金) DM3-25-1 10:30 〜 11:15
0-In Formal Verificationのユーザ実績と今後の動向
朽木 順一 氏 (DVT Technical Marketing Tokyo
0-In Marketing Engineer
もはや新しいツールではないプロパティ・チェッキングツール、しかしながら、「ツールを導入したが上手く効果が出せない、また今後どのように導入、浸透させていけばよいか?」等の声にお答えすべく、ユーザの最新情報を交えながらその解決策のヒントをご紹介します。
1月25日(金) E205-25-1 10:30 〜 11:15
PCB設計におけるChip/PackageとのCo-Design
堀越 修 氏 (テクニカル・セールス部
システム・デザイン・グループ
マネージャー)
メンター・グラフィックスのPCB設計環境ではFPGA設計とのCo-Designを行うI/O Designerに加え、ASIC設計などに最適なChip-Package-PCBのCo-Designを可能にして行きます。このセッションでは新たなCo-Designと昨今のPCB設計におけるSI/EMC/Thermal/PI問題対策等を交えながら、半導体設計とPCB設計の境界領域に着目したメンターのソリューションをご紹介します。
1月25日(金) DM3-25-2 11:30 〜 12:15
カバレッジ指標を用いた Verification Management
三橋 明城男 氏 (ストラテジックビジネスディベロップメント部
テクニカルディレクター)
アサーションベース検証や AVM・OVM ベースの検証が本格的に導入されると、次に悩まされるのが検証のマネジメントです。ファンクショナル・カバレッジやアサーション・カバレッジ、コード・カバレッジなど様々な指標がランダムにテストされ、フォーマル解析される環境で、統一されたカバレッジデータに基づいた進捗管理や検証の終了を見極める方法が求められています。このセッションでは様々な指標を一元管理する方法についてご紹介します。
1月25日(金) DM6-25-2 11:30 〜 12:15
Calibre DFM - Calibreプラットフォームを駆使した歩留まり改善ソリューション
上野 幸治 氏 (テクニカルセールス部
Calibreアプリケーションエンジニアグループ
シニア・アプリケーション・エンジニア)
近年の微細化プロセスにおいては、設計側と製造側の協力なくしては、歩留まりの向上は望めなくなっています。このセッションでは、メンター・グラフィックスが提供するCalibreの強力な階層処理エンジンを活用して、物理設計情報に基づく統計的な歩留まり解析や改善など、DFMに求められる包括的なソリューションをご紹介します。
1月25日(金) E204-25-3 12:30 〜 13:15
Calibre LFD - レイアウト設計者のためのプロセス変動シミュレータ
青木 淳一 氏 (テクニカルセールス部
Calibreアプリケーションエンジニアグループ
マネージャー)
近年の液浸露光技術の発達によりパターン転写精度が向上した反面、わずかなプロセスばらつきによってチップの歩留まりに大きな影響を与えるシステマティック起因の影響が無視できなくなっています。このセッションでは、Calibre LFDを使ってレイアウト設計の段階でプロセスばらつきによる歩留まりやデバイス特性変動の影響をシミュレートし、よりロバストな設計を実現するためのソリューションをご紹介します。
1月25日(金) DM6-25-5 14:30 〜 15:15
Calibreとの高度な連携により高品質な設計を実現するOlympus-SoCのDesign-To-Fabソリューションのご紹介
佐藤 哲人氏 (P&Rセールス
シニアP&Rプロダクト・スペシャリスト)
先端プロセスにおけるLSIレイアウト設計では、プロセス変動や動作環境変動に伴うバラつきに対応するため、モードやコーナーの増加が不可避となっています。
また、LSIレイアウト設計段階で、リソグラフィ等を含むDFMも考慮することが必須となってきています。
本セミナーでは、このような課題に対し、CalibreとOlympusの高度な連携により高品質な設計を実現するDesign-To-Fabソリューションを紹介します。

<<前の10件  ■ 1 2 3 4 5 6 7 8 9 10  ■ 次の10件>>