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第15回 FPGA/PLD Design Conference ユーザ・プレゼンテーション

CALL FOR PAPERS

第15回 FPGA/PLD Design Conference ユーザ・プレゼンテーション
会場:パシフィコ横浜 アネックスホール
会期: 2008年1月24日(木)〜25日(金)

FPGA/PLDをテーマとした日本で唯一のコンファレンスである「FPGA/PLD Design Conference」は、システムLSI、FPGA/PLD、設計ツール、および、設計サポート関連製品の展示会である「Electronic Design and Solution Fair」と同時開催することで、広くFPGA/PLDに関するデバイス技術、設計技術、開発支援や応用の各分野にわたる研究開発動向を一望できる交流の場となっています。
ユーザ・プレゼンテーションは、従来の研究発表に加え、本コンファレンスの特長である各種設計事例、実アプリケーションの紹介、および、設計ノウハウに重きをおいた発表によりいっそう力を入れて行きたいと思います。
なお、発表はショートプレゼンテーションおよびEDSFair展示会場におけるポスターセッションとなります。発表アイデアに対して一般来場者を含めた活発なディスカッションが期待できます。
特に下記トピックスについて研究発表を募集いたしますが、これにとらわれることなくシステムLSI設計・開発・応用など関係深い分野でありましたら広く歓迎いたします。奮ってご投稿下さい。

申込書ダウンロード


テーマ: FPGA/PLD の設計事例・設計・開発支援・応用技術・デバイス 等
  • FPGA/PLD を用いたキラーアプリケーション
  • FPGA/PLD を用いた各種アプリケーション設計事例
  • FPGA/PLD の回路設計技術(高速I/O、高集積設計などの設計事例)
  • FPGA/PLD のCAD/DA 技術(既存CAD/DA の利用技術、新しいCAD/DA 技術)
  • FPGA/PLD 対応IP による利用実例や開発支援技術
  • IP、VSI を活用したシステム・オン・チップの利用実例や開発支援技術
  • エンベデッド・コアを持つFPGA/PLD の利用法
  • エミュレーション技術とラピッド・プロトタイピング
  • エンベデッド向けコンパイラ技術
  • リコンフィギャラブル・コンピューティング
  • ハードウェア/ソフトウェア・コデザイン
  • FPGA/PLD のデバイス・アーキテクチャ
  • 進化するハードウェア
  • その他
【発表形式(無料)】
  • 第15回FPGA/PLD Design Conference会場にて、プロジェクターを使ったプレゼンテーション(必須事項:各団体20分)
  • EDSFair2008の会場内にポスター展示(希望者のみ:新聞紙見開き1枚程度:会場内で事務局より指定された日時)
【投稿方法】

以下の要領にしたがって、電子メールまたはFAXにて発表申込していただいき、引き続き、審査用発表概要お送りください。 送りいただいた発表概要を、プログラム委員会にて厳正に審査を行い、採録通知を致しますので、それに従いましてプレゼンテーションデータをお送りいただきます。

投稿に関する日程(予定)は以下のとおりです。

発表申込書の送付期限 2007年10月5日(金)
審査用発表概要の送付期限 2007年10月26日(金)
採録通知送付予定 2007年11月9日(金)
配布資料(論文またはPPT)送付期限 2008年1月5日(金)
発表(プレゼンテーション)データ送付期限 2008年1月18日(金)
発表(プレゼンテーション) 2008年1月24日(木)または25日(金)
20分前後を予定

※発表日時については、事務局より指定いたします。

【発表申込書】

論文の題目、著者名(共著者を含む)、所属、300 文字程度の発表概要、キーワード3 個以内、連絡先(住所,氏名,電話番号、FAX 番号、電子メールアドレス)を別紙の発表申込書を作成し、電子メールまたはFAXにて発表申し込み先までお送りください。

【審査用発表概要書式】

論文の題目、著者名(共著者を含む)、所属に加え,研究の技術的内容に加えて、研究の目的、重要性、新規性、実用性を明らかにした発表概要を、題目と図表を含めて必ずA4 版4 頁以内にまとめて記載してください。審査用発表概要により審査を行いプログラム委員会にて採録を決定します。
また、審査用発表概要はPDF形式で提出をお願いします。PDF 形式を作成することが難しい場合は、別途問い合わせ先までご相談ください。

【表彰】

昨年度に引き続き本年度も、プログラム委員会、および、聴衆による投票によって優秀プレゼンテーションを選出し、表彰および、記念品の贈与を行います。
なお、本表彰とは別に発表者にはもれなく「FPGA/PLD Design Conference 有料セッション」1回受講券を贈呈いたします。


発表申込先(運営事務局お問い合わせ先)
〒105-0012 東京都港区芝大門1-12-16 住友芝大門ビル2号館5F
有限責任中間法人 日本エレクトロニクスショー協会 担当: 大西
電話:03-5402-7601 FAX:03-5402-7605

Electronic Design and Solution Fair 2008
with FPGA/PLD Design Conference
主催
社団法人電子情報技術産業協会(JEITA)
協力
Electronic Design Automation Consortium(EDAC) (予定)
後援
経済産業省、アメリカ合衆国大使館、外国系半導体商社協会(DAFS)、横浜市 (予定)
協賛
社団法人電子情報通信学会(IEICE)、社団法人情報処理学会(IPSJ)、社団法人日本プリント回路工業会(JPCA) (予定)
運営
有限責任中間法人 日本エレクトロニクスショー協会