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プレスリリース

STARC、ケイデンスの低消費電力およびDFMソリューションを使用した「PRIDE」リファレンス・フローを発表

  (2008/1/22)

STARCリファレンス・フロー、PRIDEバージョン 1.5 が、
先端プロセス・ノード設計向けにケイデンスのCPFベースのLow-Power Solutionと
DFMテクノロジを統合

電子設計のイノベーションで世界をリードするケイデンス・デザイン・システムズ社(本社:米国カリフォルニア州サンノゼ市、社長兼CEO:Michael J. Fister(マイケル・J・フィスター)、日本法人 本社:神奈川県横浜市、社長:川島良一、以下ケイデンス)は、
1月22日(米国現地時間)、株式会社半導体理工学研究センター(Semiconductor Technology Academic Research Center、本社:神奈川県横浜市、代表取締役社長兼CEO:下東勝博、以下STARC)が、Common Power Format (CPF) ベースのCadence Low-Power Solutionを統合した、次世代の超低消費電力設計向け「PRIDE」リファレンス・フロー、バージョン1.5をリリースしたと発表しました。このリファレンス・フローには、ケイデンスのlitho-awareな(リソグラフィを考慮した)DFMテクノロジも含まれています。
PRIDEリファレンス・フロー、バージョン1.5は、STARCのエンジニアがいくつものテスト設計を使用し、数ヶ月にわたって精力的な開発とテストを実施した結果、完成しました。このフローは、65ナノメーターや45ナノメーター・プロセスで、大量生産されるコンシューマ製品や通信機器、携帯機器用のデバイスを製造するSTARCのメンバー企業に対し、大幅な消費電力の削減、歩留まり向上、そして製品の市場投入期間の短縮をもたらすものと期待されています。

65ナノメーターおよび45ナノメーター・プロセスをターゲットとしたPRIDEバージョン1.5は、ケイデンスの論理検証ツール、Incisive およびデジタルICレイアウト設計環境、Encounter platformがサポートするCPFベースのケイデンスの低消費電力設計ソリューションを含んでおり、RTL設計からGDSIIテープアウトまでを網羅した、自動化されたholisticな(包括的な)低消費電力設計フローです。このフローを使用することにより、フロント・エンド設計者は、異なる低消費電力設計アーキテクチャを記述した複数のCPFファイルと、論理検証済みの単一のゴールデンRTLを使用して、様々なフィジカル・プロトタイピングを実行し、最適な低消費電力アーキテクチャを探索できます。
STARCは、実設計データを用いた詳細なフロー検証にCPFベースのCadence Low-Power Solution を使用することで、multi supply voltage(多電源供給)や、power shut-off(電源遮断)といった先進の消費電力管理手法を取り入れた低消費電力チップのアーキテクチャの検討からフロアプランまでの設計期間を、 3分の1に短縮できることを確認しました。さらに、設計の生産性の改善に加え、これらの消費電力管理手法は、最大で40%もの消費電力の削減を実現しました。
ケイデンスのDFMテクノロジは、モデル・ベース検証、Litho Physical Analyzer、Litho Electrical Analyzer、Cadence CMP Predictor およびCadence Chip Optimizerテクノロジを含んでおり、設計者は設計の初期段階で、リソグラフィ工程で生じる物理的および電気的な影響を含む潜在的な歩留まりの制限要因を解析、最適化、および修正できます。ケイデンスの包括的なモデル・ベースのマニュファクチャビリティ・ソリューションは、ランダムやシステマティックな製造上のばらつきをIPやフルチップ設計レベルで解析し、テープアウト以前に致命的な不良あるいはパラメータ上の不良を回避します。その結果、先端プロセス・ノード・テクノロジを使用する設計者は、「What You Design Is What You Get」(WYDIWYG)、すなわち「設計結果と製造結果が一致する製造可能なパターンを出力する設計」を実現できます。

CPFは、Si2(Silicon Integration Initiative)による標準フォーマットで、設計プロセスの初期段階で消費電力を削減する手法を定義し、設計プロセス全体を通じて低消費電力設計に関する情報の再利用を可能にします。Cadence Low-Power Solutionは、Si2標準のCPFをサポートした、ロジック設計、検証、およびインプリメンテーションまでを包含する完全なフローです。この低消費電力ソリューションは、1年以上前から設計者に提供されており、全世界で50件以上のテープアウト実績を有しています。

STARCコメント:
西口 信行氏(執行役員 開発第1部長):
「STARCのPRIDE バージョン1.5 は、先進的な超低消費電力ソリューションや、最適化されたDFMメソドロジに対する我々のメンバー企業からの多くの要求事項を取り入れています。CPFベースのCadence Low-Power Solutionは、アーキテクチャ探索、設計、検証、およびインプリメンテーションを包含した、低消費電力SoC向けの完全に自動化されたフローを提供しています。また、PRIDEバージョン1.5は、 大量の設計を対象に、設計期間全体を短縮し、製造上の歩留まりを向上させるケイデンスのDFMテクノロジの利点を活用しています。」

ケイデンス・コメント:
Chi-Ping Hsu(米国ケイデンス、corporate vice president of IC Digital and the Power Forward Initiative):
「STARCとケイデンスは、DFMを考慮した低消費電力設計フローを実現、実証し、最適化された設計メソドロジをお客様に提供するために、緊密に協業しました。
このCPFベースのリファレンス・フローは、先進のDFMメソドロジを組み込んだ業界で唯一の統合された包括的な低消費電力ソリューションを、STARCのメンバー企業に提供します。」