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特設ステージ/特別企画

SoC内のメモリ最適化によるチップサイズ削減

(株)アイヴィス
PR Infiniscale社のLysis(tm)は最先端のアナログIC デザイン・チャレンジにフォーカスし、
歩留り改善のため独自のアプローチを統合しデザイン最適化及びパフォーマンスに対する
ソリューションを提供しています。シミュレータや解析ツールによるイタレーション時間等
を大幅に短縮し、正確な最適化を実現するInfiniscale 社のモデルベースによるテクノロジ
は、最先端のアナログデザイン、複雑なRF回路、パッシブ素子、MEMSサイジング、メ
モリ最適化、TCAD、システムレベルのビヘビアモデリング等々、多用途に適用可能で、最
高水準の品質を提供、最大限の効果を追求致します。 
スケジュール ブースにて随時、デモを行います。 
イノテック(株)
PR Novelics社が提供する各種メモリーIPは、独自の周辺回路、ビットセル技術を採用することで他社製品と比較して高速、高密度は勿論、非常に低消費電力な性能を発揮致します。オリジナル開発のcoolSRAM-1Tは標準CMOSで組み込める高密度メモリーIPで、チップサイズ削減に効果を発揮致します。 
スケジュール NovelicsメモリーIPセミナー:1月23日(金)11:30-12:15 
エイシップ・ソリューションズ(株)【JEVeCビレッジ】
PR ASIP Meister プロファイラ・ジェネレータ

ソフトウェアの特徴を抽出するプロファイラを生成します。生成されたプロファイラから出力されるレポートはメモリを最適化するための参考となります。(開発中) 
スケジュール 説明随時 
コーウェア(株)
PR CoWare Platform Architectは、先進のアーキテクチャ探求環境として幅広く採用されています。既存のSWを再利用できる場合は、所望の仮想CPUモデル上で動作させ、SWが存在しない場合はGFRBM(トラフィック・ジェネレータ)を活用することで、擬似的にCPUアクセスを発生可能です。
CPU, DSP, DMAC, インタコネクト, メモリ・サブシステムをPlatform Architect上で構築し、バス、メモリ・アクセスなどの解析を行うことで、設計早期に様々なアーキテクチャを仮想環境上で構築しながら最適なメモリ構成を決定し、SoCのゲート数を劇的に低減可能です。 
スケジュール  
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