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特設ステージ/特別企画

DDR3/2/LPDDR2の高速メモリI/Fの設計技術

(株)アイヴィス
PR SiSoft社のQuantum-SIは従来の市販品と違い、SPICEライクなツールでシグナル・インテ
グリティ、スタティック・タイミング、クロストーク解析をひとつの製品、ひとつのデザイ
ン・フローで行え、従来の解析時間の短縮、コストの低減を可能にします。各種の高速メモ
リ(GDDRIII,DDR,QDRII等)、高速バス及び高速インターフェース(PCI Express,シリアルATA
等)、チップセット(Intel,Mototola,IBM,HP等)を使用したボード/システム設計に最適で、
IBIS/SPICEシミュレータ、タイミングマージンの検証込みでの低価格化を実現しています。
 
スケジュール ブースにて随時、デモを行います。 
アジレント・テクノロジー(株)【電磁界解析・SI/PI テクノロジ・ゾーン】
PR ◆PCB設計環境・電磁界シミュレーションを融合させたレイアウト設計

HDMI、PCI ExpressといったGbpsを超える高速ディジタル信号の伝送特性を把握するには、ビア、コネクタなどによる影響を考慮したものが必須となります。これを実現するためには、PCB設計環境のデータを効率的に、3D電磁界解析に展開することが不可欠となります。今回は、Advanced Design Systemを、図研CR5000、Cadence Allegroなど各種PCB設計環境とのリンク機能を中心に、正確かつ効率的な特性評価が
どのようにして実現できるかをご覧いただきます。 
スケジュール  
(株)エーイーティー【電磁界解析・SI/PI テクノロジ・ゾーン】
PR ハイデータレートの信号を品質よく伝送するには事前のシミュレーションが必須です。
高速伝送において現れる数々の問題は、電流電圧ではなく電磁波の伝搬として考えなければなりません。
3次元電磁界シミュレーターMW STUDIOは、伝送路の反射やスキュー、クロストークといった問題を正確にシミュレートします。 
スケジュール  
ATEサービス(株)
PR Sigrity社のパッケージ/ボード・レベルSI/PI解析ツールSPEED2000、PowerSIは、高速メモリバスで障害となる同時スイッチングノイズのシミュレーションを実現します。

またSigrity社では、ボード上のデカップリングコンデンサ配置検討を行うOptimizePIを用意しています。 
スケジュール  
ギガヘルツテクノロジー(株)【JEVeCビレッジ】
PR 昨今のChip、Pkg及び回路設計においてはボード設計の情報を加味して設計する事が求められている。そこで一体化設計またはCo-designeの重要性が唱えられている。
しかしながら上流のChip、Pkg、回路設計時には これらボード設計の情報を入手するのは困難とされている。
 そこで弊社の製品「PDN Designer」では、設計フローの初期段階で仮のボード設計情報を使って電源インピーダンスのシミュレーションを実施する事が出来る。特徴としては、回路・Chip・Pkg設計時においてレイアウトデータが必要でなく、またSpice解析技術を保有していなくてもシミュレートする事が出来るPI解析ツールである。さらに電源ノイズのトラブル対策用ツールとしても利用出来るCo-Designe用ツールである。 
スケジュール 1月23日(金)正午から12:10
@展示ホール内 特設ステージ 
デナリソフトウエア(株)
PR デナリは、高速メモリインタフェース設計IP「Databahn」と検証IP「MMAV2008」を提供いたします。
「Databahn-DDR」は、マルチポート構成、アービトレーション、ASICインタフェース、ローパワー機能などユーザが柔軟に構成可能なDRAMメモリコントローラです。コントローラおよびPHYの再利用性を高めるDDR PHY Interface(DFI)仕様2.1に対応しています。「MMAV2008」はVerilog、C、SystemVerilogな検証環境に対応するユニバーサルな検証IPで、DDR3/DDR2、LPDDR2などあらゆるDRAMとFlash、メモリカードをサポートします。
 
スケジュール ☆技術セミナーのお知らせ
1月22日(木)15:30-16:15 [セミナー会場(DM4)]にてDDR3/2、LPDDR2最新メモリサブシステム開発についての技術セミナーを行います。

☆製品説明
常時ブースにて係員が対応しております。ぜひお立ち寄りください。
DFI準拠高速DRAMコントローラ/PHYの展示を常時行っております。
 
日本ケイデンス・デザイン・システムズ社
PR LSI I/Fモデルの設計:
ケイデンスの検証IP(VIP)は、単にBFMを提供するだけでなく、検証環境構築に必要なスティミュラス生成器、カバレッジモニタ、プロトコルチェッカなどの部品も提供します。また、ComplianceManagementSystem(CMS)と呼ばれる、プロトコル準拠性を確認するための確認項目と、それらの確認項目を調べるスティミュラス生成器がセットとなった仕組みを提供します。ケイデンスの検証IP(VIP)は、出展者セミナー、ブース ステージ・プレゼンテーションでご説明します。

PCB BUS配線設計:
PCB上を走る、高速バス信号の設計は、PCB設計者にとって大きな課題になっています。ケイデンスは、DDR2/3のような高速信号バスの設計をサポートする、コンストレイント・マネージャや、信号解析時に問題になるディレーティング、スペックをアイ・ダイアグラムで確認するアイ・マスクなど、様々なサポート機能を提供しています。PCB BUS配線設計については、ブースおよび電磁界解析・SI/PIテクノロジ・ゾーンにおいてご説明します。

 
スケジュール LSI I/Fモデルの設計:

1月23日(金) 12:30-13:15 E205会場

ステージ・プレゼンテーション
1月22日(木) 10:30-10:45、15:10-15:25
1月23日(金) 13:25-13:40、16:00-16:15

PCB BUS配線設計:

ブース デモ・エリア、電磁界解析・SI/PIテクノロジ・ゾーンにおいて随時ご説明します。

 
日本シノプシス(株)
PR DDR3やDDR2、DDRメモリ・サブシステムへのインターフェイスを搭載する必要のあるSoCデザイン向けに、シリコン実証済みのフルラインナップIPソリューションをご提供します。インターフェイスIPのみならず、コンフィギュラブルなプロトコル・コントローラIPやメモリ・コントローラIP、I/Oも含めたミックスドシグナルPHY、検証用IPもあわせて提供します。 
スケジュール  
メンター・グラフィックス・ジャパン(株)
PR 新規に搭載予定のパワー・インテグリティ解析機能、一段と操作性を高めつつより高精度化を行ったシグナル・インテグリティ解析機能を、DDR2/3およびSERDES解析を中心に紹介します。またPADSは、世界で最も使用されているPCB設計ツールです。アナログ・デジタル設計に対応し、半自動・自動配線機能だけでなく、等長配線などのハイスピード設計に対応します。また、HyperLynxとのインタフェースを搭載し、シミュレーションと平行して設計を進めることができます。 
スケジュール ◆メンター・グラフィックスブース内シアター・プレゼンテーション
- PCB System Design
1月22日(木)10:35〜10:50, 12:40〜12:55, 14:55〜15:10, 17:25〜17:40
1月23日(金)11:50〜12:05, 14:05〜14:20, 16:10〜16:25
◆出展者セミナー
1月22日(木)15:30〜16:15 E204(2階)
メンター・グラフィックスの最新テクノロジ - パワー・インテグリティ・シミュレーション
1月23日(金)16:30〜17:15 E204(2階)
メンター・グラフィックスの最新テクノロジ - パワー・インテグリティ・シミュレーション 
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