ホーム » 特設ステージ/特別企画 » コンシェルジュサービス » コンシェルジュサービス テーマ一覧 » DDR3 333/500MHz 搭載 SiP 設計技術
特設ステージ/特別企画

DDR3 333/500MHz 搭載 SiP 設計技術

(株)アイヴィス
PR SiSoft社のQuantum-SIは従来の市販品と違い、SPICEライクなツールでシグナル・インテ
グリティ、スタティック・タイミング、クロストーク解析をひとつの製品、ひとつのデザイ
ン・フローで行え、従来の解析時間の短縮、コストの低減を可能にします。各種の高速メモ
リ(GDDRIII,DDR,QDRII等)、高速バス及び高速インターフェース(PCI Express,シリアルATA
等)、チップセット(Intel,Mototola,IBM,HP等)を使用したボード/システム設計に最適で、
IBIS/SPICEシミュレータ、タイミングマージンの検証込みでの低価格化を実現しています。
 
スケジュール ブースにて随時、デモを行います。 
アンソフト・ジャパン(株)【電磁界解析・SI/PI テクノロジ・ゾーン】
PR 高速化するメモリI/Fの設計には、HFSS/Q3D Extractor/SIwaveによるパッケージ・PCBの電磁界解析での高精度モデリングと、そのモデルを含んだ高精度な回路シミュレーションか必須です。高速Eye解析および統計解析によるBER解析などと合わせて事例と設計ソリューションをご紹介します。
 
スケジュール 22日(木)15:30-15:50
シミュレーションで設計期間短縮「アンソフトのSI、PI、EMIソリューション」(テクニカルテーマゾーン ミニシアター)

23日(金)14:40-15:00
シミュレーションで設計期間短縮「アンソフトのSI、PI、EMIソリューション」(テクニカルテーマゾーン ミニシアター)
 
日本ケイデンス・デザイン・システムズ社
PR DDR3など高速バス信号を持つメモリをSiPに実装するには、フィジカルな実装方法のプランニングと、各実装プランニングにおける信号/電源の解析を行い、それぞれのプランの検証を行なう必要があります。SiPではその複雑なジオメトリから、サブストレート・モデルは3Dのモデリングが使用されます。さらにスタックアップ構造の設計手法、ワイヤボンディングの3D設計機能など、充実した設計機能を提供しています。
SiPについては、ブース デモ・エリアにおいてご説明します。
 
スケジュール ブース デモ・エリアにおいて随時ご説明します。 
パルシックジャパンリミテッド
PR 英Pulsic社は高性能メモリICレイアウト設計環境構築に力を入れている唯一のEDAベンダーです。現在この環境は世界主要メモリメーカ様でご使用いただいております。
高速で動作するメモリのコントロール回路のレイアウト設計では、特性重視の配線が必要になります。Pulsic社ではSpine&Stitchと呼ばれる幹線生成ツール(Pulsic社パテント)があり、特性重視の配線を自動で短時間で作成することが可能です。
また、配置ツールは、回路図の階層を自動で読み取り、その情報を元に自動配置を行います。設計者の意図に沿った配置を行います。
最新のフロアプランナは、今までのフロアプランナでは不可能なシームレスなトップダウン設計を可能にいたします。 
スケジュール 1月22日(木) 13:00〜13:30
1月22日(木) 16:00〜16:30
1月23日(金) 13:00〜13:30
1月23日(金) 16:00〜16:30 
テーマ一覧へ