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特設ステージ/特別企画

IP、設計資産の効率的な管理方法

(株)アイヴィス
PR Infiniscale社のLysis(tm)は最先端のアナログIC デザイン・チャレンジにフォーカスし、
歩留り改善のため独自のアプローチを統合しデザイン最適化及びパフォーマンスに対する
ソリューションを提供しています。シミュレータや解析ツールによるイタレーション時間等
を大幅に短縮し、正確な最適化を実現するInfiniscale 社のモデルベースによるテクノロジ
は、最先端のアナログデザイン、複雑なRF回路、パッシブ素子、MEMSサイジング、メ
モリ最適化、TCAD、システムレベルのビヘビアモデリング等々、多用途に適用可能で、最
高水準の品質を提供、最大限の効果を追求致します。 
スケジュール ブースにて随時、デモを行います。 
エイシップ・ソリューションズ(株)【JEVeCビレッジ】
PR ASIP Meister
FHM-DB

FHM(Flexble Hardware Model)はパラメタ化されたリソース(IP)群です。データベースFHM-DBを使用して、FHMをプロセッサ設計に有効利用できます。独自に開発したIPもFHMとしてデータベースに登録し、プロセッサに組み込むことができます。 
スケジュール 説明随時 
ケイレックス・テクノロジー(株)【JEVeCビレッジ】
PR ケイレックスでは、ネットワーク管理・ファイル管理の知識、技術を基に、IP・設計資産を管理する為のデータマネージメントシステムを保有しており、このデータマネージメントシステムをユーザ環境にあわせてカスタマイズし、設計資産を管理するシステムを構築するサービスを提供しています。
 このシステムの適用事例として、お客様は下記の設計資産管理が可能になります。
  ・設計資産の安全なバージョン管理
  ・最新データの保管と同期
  ・設計資産の検索と抽出
  ・設計資産の各データの関連付け
またケイレックスでは、上記のシステムとは異なるユーザ独自の設計スタイルに応じた柔軟な資産管理フローのカスタム構築サービスも行っております。 
スケジュール  
CyberTec(株)
PR フォーマル検証ツールのリーダーであるJasper社は、新たな取組みとして、設計資産再利用に対するソリューションを提供します。従来から設計再利用の重要性は謳われてきましたが、実際には多くの問題があり、簡単ではありません。例えば、RTL品質の低さ。スペックの不明瞭さ、およびRTLとの不一致。既存RTLを理解することの難しさ。機能拡張する際の難しさ。別のプロジェクトで再利用する際の適合性の判断、等々です。Jasper社では、これらの問題を解決すべく、フォーマル検証ツールで培った技術をベースに新製品を開発しました。設計再利用でお困りの方は是非、CyberTecのブースにお立ち寄り下さい。 
スケジュール  
サイバネットシステム(株)
PR Bluespec SystemVerilogは、従来のVerilogなどと比較して劇的に少ない行数でソースコードを記述することができます。またチップ面積や性能、消費電力などへの妥協は一切必要がなく、多くの実績を残している次世代のHDLです。ポリモーフィックなどを含む強力なパラメータ化機能により、多様な機能を1つのIPで実現させるなど、IP資産管理の容易化に大きく貢献します。
また、IPの使用者は、インタフェース仕様のみを把握することで、バグを発生させることなくソフトウェアの関数呼び出しと同等の簡便さで使用できるため、IPの再利用性向上にもつながります。 
スケジュール 随時デモンストレーションを行っております。お気軽にお立ち寄り下さい。 
日本ケイデンス・デザイン・システムズ社
PR アーキテクチャ仕様を実現するために適切なIPを選択することは、SoC開発の初期段階において大変重要です。ケイデンスは、IP情報ポータル・サイト"ChipEstimate.com"を提供し、SoCの開発アーキテクト、設計者、プロジェクト責任者など幅広いユーザーによるIP検索及び比較検討をサポートしています。さらに、本サイトに登録されているIPの基本情報をもとにSoCのチップ見積りを行うツールCadence InCyte Chip Estimatorは、Windows/Unix上で動作するケイデンスの新製品で、RTLやネットリストが存在しない段階でのチップ設計のトレードオフ解析、コスト解析をサポートします。ChipEstimate.comとCadence InCyte Chip Estimatorについては、出展者セミナーおよびブースにてご紹介します。
また、ケイデンスのアナログ設計における設計資産の再利用性向上を図るソフトウェアでは、仕様情報、回路やテストベンチなどの設計データ、シミュレーション結果、更にこれらからプロジェクトの進捗状況を的確に捉えるための情報管理を行うことが可能です。このソフトウェアにつきましても、ブースにてご説明します。
 
スケジュール 出展者セミナー
1月23日(金) 16:30-17:15 DM6会場

ブース、デモ・エリアにおいても随時ご説明します。 
メンター・グラフィックス・ジャパン(株)
PR ミックスシグナル・シミュレーションコックピット
該当製品名:ICAnalyst 
スケジュール ◆メンター・グラフィックスブース内シアター・プレゼンテーション
- IC Nanometer Design
1月22日(木)11:00〜11:15, 13:05〜13:20, 15:20〜15:35
1月23日(金)10:35〜10:50, 12:40〜12:55, 14:55〜15:10, 17:25〜17:40
◆出展者セミナー
1月23日(金)12:30〜13:15 DM3(中2階)
実践的かつ効率的なAMSモデリング手法 
OneSpin Solutions Japan K.K.
PR OneSpin Solutions社は、ASIC、SoC、及びFPGA設計向けに、革新的かつ高性能のフォーマル検証ソリューションを提供します。OneSpinは、フォーマル検証における300設計年以上の経験と技術に基づいた特許取得済みの手法により、最高の機能品質と大幅な検証工数・コストの削減を実現します。市場で実証済みのOneSpinの手法と製品は、フォーマル検証をスケーラブルな設計プロセスへと変革します。機能検証におけるアサーションの使用は、急速に広まっています。EDSFでは、仕様に準拠したアサーション開発の簡素化と加速のため、タイミング・ダイアグラムとテストベンチ向けのオペレーション・トランザクションのビューの活用方法、OneSpinの360 Module Verifierによるオペレーション主導のアサーションの効率的かつ徹底的な検証について紹介します。

 
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