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特設ステージ/特別企画

早期に精度の高い消費電力見積りの実現方法

エイシップ・ソリューションズ(株)【JEVeCビレッジ】
PR ASIP Meister
設計品質見積り機能

アーキテクチャ、リソース、命令などの設計情報から消費電力の概略を高速に見積もります。 
スケジュール 説明随時 
ChipVision Design Systems
PR ChipVisionの特許取得済みの低消費電力ESL合成ツール、PowerOpt (TM)は、システム・レベルの消費電力の正確な解析を実現し、手作業でのRTL設計と比較して自動的に最大75%の消費電力削減を達成します。また、本製品に含まれるソフトウェアは、低消費電力向けの最適化を行うと同時に、ANSI CおよびSystemCのコードをVerilog RTL設計に合成し、自動的に最も低消費電力のRTLアーキテクチャを生成します。ChipVisionのソリューションは、ANSI C, SystemC, CPF及びUPF等のオープンな業界スタンダードをベースとしています。ChipVisionに関するさらなる詳細情報については、www.chipvision.comをご参照下さい。 
スケジュール  
日本ケイデンス・デザイン・システムズ社
PR アーキテクチャ仕様を実現するために適切なIPを選択することは、SoC開発の初期段階において大変重要です。ケイデンスは、IP情報ポータル・サイト"ChipEstimate.com"を提供し、SoCの開発アーキテクト、設計者、プロジェクト責任者など幅広いユーザーによるIP検索及び比較検討をサポートしています。さらに、本サイトに登録されているIPの基本情報をもとにSoCのチップ見積りを行うツールCadence InCyte Chip Estimatorは、Windows/Unix上で動作するケイデンスの新製品で、RTLやネットリストが存在しない段階でのチップ設計のトレードオフ解析、コスト解析をサポートします。P検索サイトChipEstimate.comとチップ見積りツールCadence InCyte Chip Estimatorについては、ブース、出展者セミナーにおいてご紹介します。 
スケジュール 出展者セミナー
1月23日(金) 16:30-17:15 DM6会場

ブース、デモ・エリアにおいても随時ご説明します。 
日本シノプシス(株)
PR PrimePowerがスタティックな消費電力解析機能をご提供します。Power CompilerならびにIC Compilerにより高精度な見積もりを元に論理と物理の最適化を行います。また、PrimeRailは、スタティックならびにダイナミックな消費電力解析機能をベースにしたサインオフ・ツールです。 
スケジュール ●ブースデモ
随時行っております。ブース内スタッフにお声掛けください。
 
メンター・グラフィックス・ジャパン(株)
PR SystemC TLM2.0設計・検証・システムレベルの性能解析などSystemC設計をトータルにサポートするVistaシリーズ製品をご紹介します。誰でも簡単にTLM2.0を作ることができる設計支援から、既存RTLのタイミング/消費電力情報を抽出し、高精度・高速動作するTLMを設計できる業界唯一のソリューションまでご覧いただけます。 
スケジュール ◆メンター・グラフィックスブース内シアター・プレゼンテーション
- Low Power & Power Management
1月22日(木)10:10〜10:25, 12:15〜12:30, 14:30〜14:45, 16:35〜16:50
1月23日(金)10:10〜10:25, 12:15〜12:30, 14:30〜14:45, 16:35〜16:50
- Electronic System Level
1月22日(木)11:50〜12:05, 14:05〜14:20, 16:10〜16:25
1月23日(金)11:25〜11:40, 13:30〜13:45, 15:45〜16:00, 17:00〜17:15
◆出展者セミナー
1月23日(金)15:30〜16:15 F202(2階アネックスホール)
SystemC TLM2.0標準を利用したシステムレベルでの消費電力/タイミング解析ソリューション 
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