ホーム » 特設ステージ/特別企画 » コンシェルジュサービス » コンシェルジュサービス テーマ一覧 » フローの各段階における有効な低電力手法
特設ステージ/特別企画

フローの各段階における有効な低電力手法

(株)アイヴィス
PR Infiniscale社のLysis(tm)は最先端のアナログIC デザイン・チャレンジにフォーカスし、
歩留り改善のため独自のアプローチを統合しデザイン最適化及びパフォーマンスに対する
ソリューションを提供しています。シミュレータや解析ツールによるイタレーション時間等
を大幅に短縮し、正確な最適化を実現するInfiniscale 社のモデルベースによるテクノロジ
は、最先端のアナログデザイン、複雑なRF回路、パッシブ素子、MEMSサイジング、メ
モリ最適化、TCAD、システムレベルのビヘビアモデリング等々、多用途に適用可能で、最
高水準の品質を提供、最大限の効果を追求致します。 
スケジュール ブースにて随時、デモを行います。 
イノテック(株)
PR Target社のIP Designerは特定用途向けプロセッサ(ASIP)設計を可能にするEDAです。ASIPはアプリケーションに特化した命令セットとアーキテクチャを持つため、汎用プロセッサでは実現できない低消費電力化を図ることができます。また、ASIPのRTLを生成する際は、クロック・ゲーティングやオペランド・アイソレーションなどの低消費電力化に対応したRTLを自動生成することができます。 
スケジュール ●出展者セミナー
 1月22日(木) 16:30-17:15 DM5

●ブースデモ
 イノテックブース(#712)にて随時デモを
 ご覧頂けます。
 
エイシップ・ソリューションズ(株)【JEVeCビレッジ】
PR ASIP Meister

パワーマネジメント機能の搭載を予定(開発中) 
スケジュール 説明随時 
ChipVision Design Systems
PR ChipVisionの特許取得済みの低消費電力ESL合成ツール、PowerOpt (TM)は、システム・レベルの消費電力の正確な解析を実現し、手作業でのRTL設計と比較して自動的に最大75%の消費電力削減を達成します。また、本製品に含まれるソフトウェアは、低消費電力向けの最適化を行うと同時に、ANSI CおよびSystemCのコードをVerilog RTL設計に合成し、自動的に最も低消費電力のRTLアーキテクチャを生成します。ChipVisionのソリューションは、ANSI C, SystemC, CPF及びUPF等のオープンな業界スタンダードをベースとしています。ChipVisionに関するさらなる詳細情報については、www.chipvision.comをご参照下さい。 
スケジュール  
DSMソリューションズ(株)
PR リークパワー最適化ツール Prolific社 ProPower

- Final-Pass Optimization For Timing & Power -
    ◆ リーク電流を20%〜75%削減 ◆
    ◆ 性能(速度)を 5%〜20%向上 ◆
<特長>
・主要EDAベンダーの配置配線ツールによる最適化後の
 デザインに対して更にリーク電流の改善が可能
・業界標準サインオフSTAツールをエンジンとして使用
・サインオフSTAのスタートアップ・スクリプトが利用 可能

以下のツールも展示します。
●ProTiming :タイミング収束・最適化ツール
●ProGenesis:32nm対応ライブラリー自動生成ツール 
スケジュール  
日本ケイデンス・デザイン・システムズ社
PR ケイデンスのCPFをベースとした低消費電力設計ソリューションは、既に100以上にテープアウトの実績を持ち、その機能、有効性は実証されております。 ケイデンスでは、DVFSを考慮したシミュレーション、パワー・スイッチ・セルの最適化、そして設計の早い段階で電源ラインの解析を行うEarly Rail Analysis機能など、検証、インプリメンテーション、そしてサインオフ解析などあらゆる設計工程で低消費電力設計のための新機能を投入し、更なる設計収束性、QoRの改善を図っております。低消費電力設計ソリューションについては、ブース デモ・エリアでご紹介します。
 
スケジュール ブース デモ・エリアにて随時ご説明します。 
日本シノプシス(株)
PR Eclypseローパワー・ソリューションでは、RTLからGDSIIまでの全設計工程の各ステップで、ローパワー検証ならびにインプリメンテーションの自動化手法を提供しています。電源遮断のシミュレーション、多電源デザインの論理合成、多電源デザインの構造チェック、等価検証、消費電力を考慮したテスト設計など、最先端の低消費電力設計手法をお届けします。 
スケジュール ●スイート・デモ
1月22日(木)、23日(金)
12:30〜13:15 ローパワー・インプリメンテーション
13:30〜14:15 ローパワー・テスト
14:30〜15:15 ローパワー・ベリフィケーション
●ブースデモ
随時行っております。ブース内スタッフにお声掛けください。
 
メンター・グラフィックス・ジャパン(株)
PR 低消費電力の設計フローはもちろんのこと、最も戦略的にかつ劇的にパワー削減が可能なESLにおける意思決定の方法からPCB設計の領域にいたるまで、戦略的なパワーマネジメントについてご紹介します。
該当製品名:Vista, Questa, 0-In Clock-Domain Crossing, Olympus-SoC, TestKompress, FastScan 
スケジュール ◆メンター・グラフィックスブース内シアター・プレゼンテーション
- Low Power & Power Management
1月22日(木)10:10〜10:25, 12:15〜12:30, 14:30〜14:45, 16:35〜16:50
1月23日(金)10:10〜10:25, 12:15〜12:30, 14:30〜14:45, 16:35〜16:50
◆出展者セミナー
1月22日(木)16:30〜17:15 E204(2階)
45nm Design Challenges - メンター・グラフィックスのP&RシステムOlympus-SoC
1月23日(金)11:30〜12:15 DM3(中2階)
45nm Design Challenges - メンター・グラフィックスのP&RシステムOlympus-SoC
1月23日(金)14:30〜15:15 DM3(中2階)
Questa - 消費電力を考慮したRTL検証
1月23日(金)15:30〜16:15 F202(2階アネックスホール)
SystemC TLM2.0標準を利用したシステムレベルでの消費電力/タイミング解析ソリューション
1月23日(金)15:30〜16:15 DM3(中2階)
0-In Formal Verification(Formal)/ Clock-Domain Crossing(CDC)検証の最新動向
1月23日(金)15:30〜16:15 DM6(中2階)
チップ品質向上・歩留まり改善に貢献!メンター・グラフィックスのDFTソリューション 
テーマ一覧へ