Electronic Design and Solution Fair 2009
 
アトレンタ(株)
Atrenta K.K.
711
 
 
所在地 〒222-0033
横浜市港北区新横浜3-17-5 Benex, S-2ビル 9F
Benex, S-2 Bldg. 9F, 3-17-5 Shin-Yokohama, Kohoku-ku, Yokohama 222-0033 Japan
連絡先 営業部
Sales Dep.
TEL:045-470-3803
FAX:045-470-3805
E-mail:info_japan@atrenta.com
URL:http://www.atrenta.jp
出展物紹介 Atrenta社は、業界を代表する、IC設計の効率化を飛躍的に向上させるEarly Design Closureソリューションのプロバイダーです。

Atrenta社の製品やメソドロジを利用することで、お客様はRTLの早い段階で設計意図を把握できるようになります。Atrenta社のSpyGlassや1Team製品はEarly Design Closureを達成するための完全なソリューションを提供します。これらの製品を用いることで、アーキテクチャ情報の入力、IPインポート、チップアッセンブリ、合成可能であるかの検証、クロック・ドメイン・クロッシング(CDC)、電力予測と削減、DFT、制約生成、タイミングの例外やRTLプロトタイピングを含む検証を最適化できます。 また、Atrenta's GuideWareリファレンスメソドロジを使用することで、ユーザは既存のフローに簡単にAtrenta社の製品を取り込むことができます。

Atrenta is the leading provider of Early Design Closure solutions to radically improve design efficiency throughout the IC design flow. Customers benefit from Atrenta tools and methodologies to capture design intent, explore implementation alternatives, validate RTL and optimize designs early, before expensive and time-consuming detailed implementation. Atrenta's SpyGlass and 1Team product lines form a complete, proven solution to achieve Early Design Closure. Atrenta tools provide an environment to achieve certification of RTL/Netlist and constraints for predictable implementation. These product families address issues with architecture capture, IP import and chip assembly, synthesizability, clock domain crossings (CDC), power management, constraints management, DFT and area, timing and power estimates. Atrenta's GuideWare reference methodologies allow our products to easily fit into existing design flows.
出展者セミナー  
アトレンタ(株)
1月22日(木) 時間:13:30 〜 14:15   会場:DM1
SpyGlass-PowerによるRTL低消費電力設計・検証手法のご紹介
大森 康弘
シニアアプリケーションエンジニア
SpyGlass-Powerは、低消費電力設計に必要不可欠なパワーの見積り, 削減、設計検証を統一された環境で実現できる業界唯一の製品です。慣れ親しんだSpyGlassに僅かな設定を追加するだけで、パワーの削減効果を確認しながら、低消費電力化に適したRTL設計が可能になります。CPF/UPFに対応したパワー設計検証は、RTLからP/Gネット検証までサポートし、長期的にも安心してご活用いただけるアトレンタ社のソリューションです。
1月22日(木) 時間:14:30 〜 15:15   会場:DM1
SpyGlass-Constraintsによる「SDC管理/タイミング例外の検証/タイミング問題収束フロー/SDC等価検証」のご紹介
八重樫 靖
シニアアプリケーションエンジニア
大規模設計では、従来の設計制約を再利用することも多く、検証不足の設計制約を流用することで様々な問題を引き起こしています。また、トップ設計制約の作成検証に多くの時間を費やしています。SpyGlass-Constraintsは、設計制約に対し様々なチェック、検証を行い、問題点を明確にすることで、設計制約の品質を大幅に改善します。様々な事例を交え、今問題となっている点を明らかにし、最新の情報を御紹介いたします。
1月22日(木) 時間:15:30 〜 16:15   会場:DM1
第三世代RTLプロトタイピング1T-Implementで行うフィジカルアウェアRTLデバッグ環境のご紹介
谷川 寛
フィールドアプリケーションエンジニアリングマネージャー
タイミングや配線混雑度の問題点はRTLの構造に深く起因しているにもかかわらず、デバッグのほとんどは時間がかかる割には効果の少ないP&R以後に行れています。RTLプロトタイピングツールである1T-Implementを使用すれば、このRTLにはどのようなフロアプランを作成すればよいのか? どのRTL構文がP&R後に配線混雑度の問題を引き起こすのか? といったフィジカルアウェアなデバッグをRTLの開発段階でできるようになります。セミナでは1T-Implementの特徴とその最新機能を紹介させていただきます。
1月23日(金) 時間:13:30 〜 14:15   会場:DM6
大規模設計に対応する最新のCDC(Clock Domain Check)メソドロジ
八重樫 靖
シニアアプリケーションエンジニア
近年のSoCデザインには、多くのクロック・ドメインが存在します。これは非同期回路が加速度的に増えている事を意味しています。本セミナーでは、基本的なデザイン対策だけでなく、FIFO/handshakeを用いた同期化手法を用いたことによる検証対策手法の提案をいたします。また、擬似的にメタスタビリティを発生させ、チップレベルで影響がないかを検証する手法を御紹介いたします。
1月23日(金) 時間:14:30 〜 15:15   会場:DM6
SpyGlass-PowerによるRTL低消費電力設計・検証手法のご紹介
大森 康弘
シニアアプリケーションエンジニア
SpyGlass-Powerは、低消費電力設計に必要不可欠なパワーの見積り, 削減、設計検証を統一された環境で実現できる業界唯一の製品です。慣れ親しんだSpyGlassに僅かな設定を追加するだけで、パワーの削減効果を確認しながら、低消費電力化に適したRTL設計が可能になります。CPF/UPFに対応したパワー設計検証は、RTLからP/Gネット検証までサポートし、長期的にも安心してご活用いただけるアトレンタ社のソリューションです。
1月23日(金)
新製品
時間:15:30 〜 16:15   会場:DM1
GuideWare 〜効果的なSpyGlass運用の為のメソドロジー〜
小宮 健一
シニアフィールドアプリケーションエンジニア
設計期間の短縮や再利用の促進の為、RTLの段階で設計の品質を高めていく事の重要性が増しています。RTLの品質を総合的に高めるには、リント、CDC、パワー、DFT、コンストレイント等の解析を、設計フローの中で計画的に実施していく運用メソドロジーが必要になります。本セミナーでご紹介するGuideWareは、SpyGlass製品群を活用して、設計の適切なフェーズで適切な解析を行うAtrenta社の推奨メソドロジーです。
1月23日(金)
新製品
時間:16:30 〜 17:15   会場:DM1
大規模LSIのインテグレーションを加速する1Team-Genesisのご紹介
小宮 健一
シニアフィールドアプリケーションエンジニア
ますます大規模化、複雑化するLSIに対応するため、インテグレーションフローを自動化して生産性向上を目指す動きが活発になっています。従来は、レジスタの管理やトップの接続など、フローの一部の自動化が行われていましたが、設計全体での生産性の向上には限界がありました。Atrenta社がご提供する1Team-Genesisは、設計フロー全体をカバーする事で大幅な生産性の向上を可能にする、最新LSIインテグレーションツールです。

   
   



 
 




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