Electronic Design and Solution Fair 2009
 
メンター・グラフィックス・ジャパン(株)
MENTOR GRAPHICS JAPAN CO., LTD.
307
 
 
所在地 〒140-0001
東京都品川区北品川4丁目7番35号 御殿山ガーデン
Gotenyama Garden
7-35, Kita-shinagawa 4-chome,
Shinagawa-ku, Tokyo 140-0001, Japan
連絡先 コーポレート・マーケティング部
Corporate Marketing
TEL:03-5488-3035
FAX:03-5488-3032
E-mail:mktg_mgj@mentor.com
URL:http://www.mentorg.co.jp
出展物紹介 メンター・グラフィックスは、常に進化を続ける半導体テクノロジと、それを取り巻く様々な設計開発環境に対応するソリューションを提供しています。2009年のブースでは、Low Power, Electronic System Level、Functional Verification、IC Nanometer Design、PCB System Designを軸に、プレゼンテーションやデモンストレーションでそのソリューションをご紹介します。また今回は、2008年8月にメンター・グラフィックスが買収したFlomericsの持つ、世界のエレクトロニクス産業で使用されている熱流体解析ツールFloTHERM、Thermal Transient TesterであるT3Sterのご紹介も行います。ぜひ、メンター・グラフィックスブースにお立ち寄りください。
出展者セミナー  
メンター・グラフィックス・ジャパン(株)
1月22日(木) 時間:11:30 〜 12:15   会場:DM2
メンター・グラフィックスが提供する電子機器設計者のための熱設計支援ツール FloTHERMシリーズ
中嶋 達也
株式会社シーディー・アダプコ・ジャパン
カスタマーサービス部 部長
FloTHERM-SUITEは、2008年8月にメンターグラフィックスが買収したFlomericsの製品で、FloTHERM、FloTHERM.PACK、 FloTHERM.PCBの3つのプロダクトで構成される電子機器設計者のための熱設計支援ツールです。これらを有効に組み合わせて使うことで、設計の早期に潜在的な熱問題を同時に発見・対策することが可能になり、開発スピードアップおよびコストダウンを実現します。
1月22日(木) 時間:13:30 〜 14:15   会場:E204
Calibre(R) nmLVS & xRCによる最新レイアウト検証・抽出フロー
矢部 隆
テクニカル・セールス部
Calibreアプリケーションエンジニアグループ
シニアアプリケーションエンジニア
IC設計が65nmや45nm世代に入り、より高精度かつ広範囲なデバイス・モデル並びに配線モデルに対するニーズが重要度を増しつつあります。タイミング、パワー、ノイズ、リーク電流等に対する高精度なシミュレーションは、ロバストなシリコンモデル無しでは達成できません。このセッションではCalibre nmLVS & xRC製品群を用いたシリコン・モデリング・フローの最新動向をご紹介します。
1月22日(木) 時間:15:30 〜 16:15   会場:E204
メンター・グラフィックスの最新テクノロジ パワー・インテグリティ・シミュレーション
久島 憲司
テクニカル・セールス部
システム・デザイン・グループ
マネージャー
最新テクノロジであるパワー・インテグリティ・シミュレーションを中心に、DDR2/3、SERDES時代に必要なPI/SIシミュレーション技術とその応用方法を、デモを交えてご紹介します。
1月22日(木) 時間:16:30 〜 17:15   会場:E204
45nm Design Challenges - メンター・グラフィックスのP&RシステムOlympus-SoC(TM)
森田 弘明
テクニカル・セールス部
P&Rグループ
シニアアプリケーションエンジニア
45nmおよび32nmにおけるデジタルICのフィジカル・インプリメンテーションでは、次の4つの重要な技術課題に対するソリューションが求められています。
1) 設計段階でのリソグラフィ考慮
2) 性能と歩留まりを最適にするための製造・設計ばらつき対応
3) 低消費電力設計
4) 大規模デザイン設計 
このセミナーでは、最先端プロセスで直面するこれらの技術課題に対応するOlympus-SoCのソリューションをご説明します。
1月23日(金) 時間:10:30 〜 11:15   会場:E205
Calibre(R) Model-based DFMツールによる設計者のための歩留まり向上支援
青木 淳一
テクニカル・セールス部
Calibreアプリケーションエンジニアグループ
マネージャー
近年の液浸露光技術やCMP技術の発達により微細パターンのシリコン転写精度が向上した反面、わずかなプロセスばらつきによってチップの歩留まりに大きな影響を与えるシステマティック起因の影響が無視できなくなっています。このセッションでは、Calibre Model-based DFMツール群を用いた歩留まり向上支援ソリューションをご紹介します。
1月23日(金) 時間:11:30 〜 12:15   会場:DM3
45nm Design Challenges - メンター・グラフィックスのP&RシステムOlympus-SoC(TM)
森田 弘明
テクニカル・セールス部
P&Rグループ
シニアアプリケーションエンジニア
45nmおよび32nmにおけるデジタルICのフィジカル・インプリメンテーションでは、次の4つの重要な技術課題に対するソリューションが求められています。
1) 設計段階でのリソグラフィ考慮
2) 性能と歩留まりを最適にするための製造・設計ばらつき対応
3) 低消費電力設計
4) 大規模デザイン設計 
このセミナーでは、最先端プロセスで直面するこれらの技術課題に対応するOlympus-SoCのソリューションをご説明します。
1月23日(金) 時間:12:30 〜 13:15   会場:DM3
実践的かつ効率的なAMSモデリング手法
上田 雅生
テクニカル・セールス部
ディープ・サブミクロン・テクニカル・グループ
AMS担当 シニアアプリケーションエンジニア
アナログ・ミックスシグナル・チップのトップレベル検証TATを短縮するために、アナログ・ビヘイビア・モデルを効率的に活用するのが、メンター・グラフィックスの提唱するチェッカーボード検証となります。本セミナーでは、モデリング対象となるブロックの策定から実際のモデリング方法、それをAMSシミュレータで運用するまでを、汎用的なアプリーケーションをベースにご紹介します。
1月23日(金) 時間:13:30 〜 14:15   会場:DM3
OVM検証環境はQuesta(R)でここまで使いやすくなる!
三橋 明城男
テクニカルセールス部
検証ビジネス開発
テクニカルディレクター
トランザクションレベルの検証メソドロジであるOVM は、実プロジェクトへの適用が着実に広まっています。それは柔軟性、再利用性の高さ、そしてシミュレータに依存しない点が評価されているからです。しかしQuestaの高い性能やIEEE Standard 1800 (SystemVerilog)の堅牢なサポート、ユニークなデバッグ機能によって検証の生産性はさらに高まります。このセッションではOVMの最新情報およびQuestaの優れた性能、操作性についてご紹介します。
1月23日(金) 時間:14:30 〜 15:15   会場:DM3
Questa(R) - 消費電力を考慮したRTL検証
土井 康充
テクニカル・セールス部
デザイン・ベリフィケーション・グループ
シニアアプリケーションエンジニア
メンター・グラフィックスの検証ソリューションの中から、消費電力関連の検証・解析ツールQuesta Power Aware, Vista(TM) Power及び、UPF(Unified Power Format) を解説します。
1月23日(金) 時間:15:30 〜 16:15   会場:DM3
0-In(R) Formal Verification/ Clock-Domain Clossing検証の最新動向
朽木 順一
0-Inテクニカル・マーケティング部
シニアエンジニア
徐々に浸透しつつあるFormal/CDC検証手法。しかしながら、まだまだ一般的にはなっていない検証手法。今回のセミナーでは、Formal/CDC検証手法の良さを再認識していただくため、0-In最新バージョンの機能説明などを交えながら優しく判りやすい内容をお届けします。
1月23日(金) 時間:15:30 〜 16:15   会場:DM6
チップ品質向上・歩留まり改善に貢献!メンター・グラフィックスのDFTソリューション
中村 昭雄
テクニカル・セールス部
DFTグループ
シニアアプリケーションエンジニア
65nm、45nm、さらに32nmと進化を続ける半導体プロセスの微細化に伴い、故障発生メカニズムも変化しています。これによりテストに求められる品質もますます厳しさを増しています。一方で、プロセスの微細化は、チップの歩留まりにも大きなインパクトを与えており、歩留まり向上の観点からテストへの期待も大きくなっています。歩留まり改善を効率化するには、ATEから得られる不良チップ情報を統計的に解析し、ウエハ上のどこでどのような不良が発生しているかを特定することが肝要です。このセミナーでは、テスト品質の向上、そして歩留まり改善の両方を支援する、メンター・グラフィックスのDFTソリューションをご紹介します。
1月23日(金) 時間:15:30 〜 16:15   会場:F202
SystemC TLM2.0標準を利用したシステムレベルでの消費電力/タイミング解析ソリューション
牧野 真
テクニカル・セールス部
Concept to RTLグループ
シニアアプリケーションエンジニア
SystmC TLM2.0が標準化され、IPのインターオペラビリティが高まっています。これにより、各社のIPを自社のモデルと自由に組合わせ、システムレベルの仕様検討やアーキテクチャ探索ができる時代がやって来ました。しかしTLM 2.0仕様のモデルをゼロから作るためには、様々な技術を要求され、一部の設計者しか実行できません。このセミナーでは、TLM2.0を誰でも設計できる手法、システムの構築や解析の手法、および業界唯一の既存RTLから消費電力/タイミング情報をTLMへバックアノテートし、高精度TLMを作る手法をご紹介します。
1月23日(金) 時間:16:30 〜 17:15   会場:DM3
画像処理アルゴリズムのためのCatapult(R) C Synthesis使用方法
酒井 健一
テクニカル・セールス部
Concept to RTLグループ
シニアアプリケーションエンジニア
民生用ビデオに代表される画像処理向けアプリケーションでは、デザインが複雑になり従来のRTL設計では限界がきています。この分野に携わる設計現場では、高い生産性を生み出す高位合成の技術の適応が急務かつチャレンジでもあります。
このセミナーでは、どのようにCatapult C Synthesisを使って、アルゴリズムのデザインから実装、検証の加速に寄与できるかをご解説します。アルゴリズム記述から直接JPEGエンコーダを実装する事例を基に、様々なASICテクノロジへの実装面積/性能/電力のトレードオフ解析例も併せてご紹介します。
1月23日(金) 時間:16:30 〜 17:15   会場:E204
メンター・グラフィックスの最新テクノロジ パワー・インテグリティ・シミュレーション
久島 憲司
テクニカル・セールス部
システム・デザイン・グループ
マネージャー
最新テクノロジであるパワー・インテグリティ・シミュレーションを中心に、DDR2/3、SERDES時代に必要なPI/SIシミュレーション技術とその応用方法を、デモを交えてご紹介します。
1月23日(金) 時間:16:30 〜 17:15   会場:DM4
メンター・グラフィックスが提供する非破壊でのパッケージ熱抵抗・容量測定器 T3Ster
Andras Vass-Varnai
Mechanical Analysis Division
Application Engineer
T3Sterは、2008年8月にメンターグラフィックスが買収した旧Flomericsの製品で、パッケージ内部の
素材の熱抵抗・容量を非破壊で測定できる装置です。TERALEDと組み合わせることで、
LEDの熱特性についても測定可能な世界初のThermal Transient Testingです。
これまで、パッケージ内部の熱測定で困難であった諸問題を一気に解決することができます。

プレスリリース ・メンター・グラフィックス、VistaおよびCatapult C Synthesisを使ったスケーラブルなTLM-2.0設計フローを発表(2009/1/21)
・ジーダットのカスタムデザインプラットフォームとメンター・グラフィックスの検証プラットフォームの統合を目指しメンター・グラフィックスのOpenDoorパートナー・プログラムに参加(2009/1/20)
・メンター・グラフィックスの支援により富士通がOpen Verification Methodology (OVM) を実装(2009/1/15)
・Veloceハードウェア・エミュレーションのキャパシティを4倍、5億ゲートまでに拡大(2008/12/18)
・Olympus-SoC配置配線システム、TSMCの40nmプロセスで認証(2008/12/16)
   
   



 
 




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