Electronic Design and Solution Fair 2009
 
日本ケイデンス・デザイン・システムズ社
Cadence Design Systems, Japan
903
 
 
所在地 〒222-0033
神奈川県横浜市港北区新横浜2-100-45
2-100-45 Shin-Yokohama, Kohoku-ku, Yokohama 222-0033
連絡先 マーケティング本部 コーポレート・マーケティング部
Corporate Marketing Group, Japan Field Marketing
TEL:045-475-2311
FAX:045-471-7772
E-mail:cdsj_info@cadence.com
URL:http://www.cadence.co.jp
出展物紹介 ケイデンスは、お客様が製品開発のさまざまな厳しい目標を達成するために、先端プロセス世代に対応したテクノロジやサービスを提供し、設計者を支援しています。
日本ケイデンス・ブースでは、デジタルIC設計、アナログ/カスタム設計、DFM、機能・論理検証、システム設計検証、PCB/SiP設計など、最新のテクノロジとソリューションの概要をデモ・エリア、ステージ・プレゼンテーション、および出展者セミナーにおいて詳しくご説明します。 
また、テクノロジ・テーマ・ゾーンにおいては、フルウェーブ・フィールド・ソルバをご紹介します。
是非、日本ケイデンスのブース、出展者セミナー、テクノロジ・ゾーンにお立ち寄り下さい。
出展者セミナー  
日本ケイデンス・デザイン・システムズ社
1月22日(木) 時間:14:30 〜 15:15   会場:E205
次世代のアナログ/ミックスシグナルICに向けたケイデンスの設計・検証ソリューション
浅利 和彦
フィールド プラットフォーム マーケティング部
シニア マネージャー
現在のコンシューマ・エレクトロニクス機器では、映像や音楽の再生、他の機器との通信機能が搭載されたミックスシグナルICがふんだんに使われています。
ケイデンスは、この様なミックスシグナルICの設計と検証の課題を包括的に解決するため、今後クロスプラットフォームでのソリューションを提案してまいります。
当セミナーでは、EncounterとVirtuosoの統合とIncisiveとVirtuosoの統合による設計と検証のソリューションに関してご紹介します。
1月22日(木) 時間:15:30 〜 16:15   会場:E205
多様化した設計課題を解決する次世代フィジカル設計プラットフォーム“Encounter Digital Implementation System”
鈴木 雅晴
フィールド プラットフォーム マーケティング部
ディレクター
2008年12月に発表したEncounter Digital Implementation Systemは新たに開発されたメモリ・アーキテクチャを備え、その性能とキャパシティを飛躍的に向上させています。 また、大規模回路に対する設計収束、低消費電力設計、最先端プロセス対応、ミックス・シグナル設計、そしてサインオフ解析のためのテクノロジも強化されて、あらゆる製品の市場投入までの期間を大幅に改善します。ここでは様々な設計課題を解決するEncounter Digital Implementation Systemの機能についてご紹介します。
1月22日(木) 時間:16:30 〜 17:15   会場:E205
設計段階から“歩留まり”を改善。ケイデンスのモデル・ベース設計手法
石渡 勝久/関 弘一
テクニカルフィールドオペレーション本部 
シニアセールステクニカルリーダー
セールステクニカルリーダー
半導体ビジネスの成功には製品の早期量産立ち上げが必須です。そのためには、チップの設計段階で、製造で起こりうる問題を検証、防止、そして最適化することが重要です。45nm以降のデバイスではその傾向がますます顕著になってまいりました。ケイデンスはモデル・ベースの技術を応用した包括的なmanufacturing-awareな(製造を考慮した)設計手法を提供します。当セミナーでは実際に設計でご使用いただく際の使い勝手、上流・下流の設計ツールとの親和性などについても簡単なデモを交え、ご紹介します。
1月23日(金) 時間:12:30 〜 13:15   会場:E205
工数増大を防ぎながら不具合検出能力の高い検証環境を構築する方法
後藤 謙治
フィールド プラットフォーム マーケティング部
ディレクター
検証作業は全開発工数の7割、そして検証環境構築は検証作業のうち4割の工数を占めると言われ、検証環境を効率的に構築することが急務となっています。工数削減のためには、再利用性を考慮した検証メソドロジを利用し、また、標準プロトコルI/Fなどの規格が定められている部品については検証IPの採用を行なうなどの手法が効果的です。当セミナーでは、メトリクス・ドリブン検証などの先進的検証メソドロジをご紹介しながら、そのような手法を実際のプロジェクトに導入するためのキーテクノロジである検証IPについて、ケイデンスの提供する幅広い品揃えをご紹介します。また、各種の言語で作られた既存の検証環境を、OVMのような再利用性の高い検証メソドロジで構築されたテストベンチの中に、どのように流用していくかについての、新しいトレンドについても概説いたします。
1月23日(金) 時間:14:30 〜 15:15   会場:E205
PCB自動配線テクノロジの変遷と今後の配線自動化技術
深瀬 力
グローバルサービス本部
シニア サービス マネージャー
PCBのAuto Router はIn-houseツールから始まり、Telesis, Scicards、Cadnetix, Racal Redac などが本格的にサポートをし始め、以来様々なAuto Router が適用されてきました。CCT がシェイプベース・アルゴリズムによるSPECCTRAを開発することによってさらに進歩しましたが、当セミナーでは今までのAuto Router の特徴と変遷、そして今後のPCBテクノロジが求める自動配線技術について解説します。
1月23日(金) 時間:15:30 〜 16:15   会場:E205
先進のフィジカル最適化、解析機能が追加されたEncounter RTL Compiler Physical
櫻井 洋行
テクニカルフィールドオペレーション本部 
リードセールスAE
シンセシスとレイアウトでの相関性を向上し、イタレーションを減らすために、シンセシス段階でフィジカルを意識することは非常に重要です。 当セミナーでは、Encounter RTL Compilerに新しく実装されたレイアウトでの配線混雑度をシンセシス段階で考慮した最適化や、フィジカルビューワ等のGUI環境により、論理設計者でも容易に使用できるフィジカル予見機能をデモを交えてご紹介します。
1月23日(金) 時間:16:30 〜 17:15   会場:DM6
IP検索サイトChipEstimate.comとチップ見積りツールCadence InCyte Chip Estimator
Anis Uzzaman
米国ケイデンス・デザイン・システムズ社
Business Development Director, Chip Planning Solutions
アーキテクチャ仕様を実現するために適切なIPを選択することは、SoC開発の初期段階において大変重要です。ケイデンスは、IP情報ポータル・サイト"ChipEstimate.com"を提供し、SoCの開発アーキテクト、設計者、プロジェクト責任者など幅広いユーザーによるIP検索及び比較検討をサポートしています。さらに、このサイトに登録されているIPの基本情報をもとにSoCのチップ見積りを行うツールCadence InCyte Chip Estimatorは、Windows/Unix上で動作するケイデンスの新製品で、RTLやネットリストが存在しない段階でのチップ設計のトレードオフ解析、コスト解析をサポートします。(*日本語によるセミナーとなります。)

プレスリリース ・STマイクロエレクトロニクス、40および32ナノメーター・フロー向けにケイデンスのEncounter Digital Implementation Systemを採用(2009/1/22)
・フリースケール・ジャパン、先進的なパワー・マネジメント・チップの開発向けにCadence Low-Power Solutionを採用(2009/1/21)
・ケイデンス、高位合成ツールC-to-Silicon Compilerの機能を拡張、アルテラおよびザイリンクスのFPGAをサポート(2009/1/21)
・東京大学大規模集積システム設計教育研究センターが、ケイデンスの最先端デジタル設計ツールを採用(2009/1/19)
・STARC、ケイデンスのEncounter Conformal Constraint DesignerをSTARCAD-CEL設計フロー向けに認定(2009/1/16)
・Cadence Low-Power Solutionが、富士通マイクロエレクトロニクスの65ナノメーターでのWiMAX向け設計のテープアウトを可能に(2009/1/13)
・ケイデンス、複雑なアナログおよびミックスシグナルIC設計の検証向けに次世代パラレル回路シミュレータを発表(2008/12/12)
   
   



 
 




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