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出展者セミナープログラム/検索


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アーム(株)
1月22日(木) 時間:12:30 〜 13:15  会場:E205
AMBA based SoC Optimisation & Verification
Serge Poublan
Product Marketing Managaer, Processor Division, ARM
In this session, the speaker will discuss how SoC architects, design and verification engineers can leverage ARM’s AMBAR protocol-based Fabric and Verification IP to deliver highly differentiated SoC while minimising architectural risks and optimising time to market.
本セッションでは、例えばARMアーキテクチャベースのMobile Internet Device(MID)に使用されるような大規模SoCデバイスの設計要求について解説し、
さらに、このような製品をリスクを最小化しつつ早期に市場投入するためには、SoCアーキテクトや設計者や検証エンジニアは、
どのようにAMBAプロトコルベースの周辺IPと検証IPを利用して設計と検証を行うべきかについて焦点をあてます。
1月22日(木) 時間:14:30 〜 15:15  会場:DM6
ARMフィジカルライブラリーの最新情報
佐藤 啓明
アーム株式会社 フィジカルIP部門 ストラテジック アカウンツマーケティング アシスタントマネージャー
アームがサポートしている各ファンドリーのフィジカルライブラリーからCommon Platform最先端プロセスでのライブラリまでを各プロセス世代に渡り、ARMフィジカルライブラリの特徴をご紹介します。又、Cortexプロセッサ・ファミリに最適化されたフィジカルライブラリを具体的な事例を含めてご紹介します。例えば、Cortex-M3でPowerを最適化した事例や、Cortex-A9でパフォーマンスを最適化した事例をご紹介します。

アットデザインリンクス(株)
1月22日(木) 時間:15:30 〜 16:15  会場:CM3
Complete SPICE model generation and validation flow for 45nm/32nm technology nodes
Xisheng Zhang
Accelicon Technologies Inc.
President
Accelicon Technologies Inc. が提供しているSpice モデル検証ツールMQA(Model Quality Assurance)、モデル抽出、最適化ツールMBP(Model Builder Program),PDKのDFM-aware検証ツールPQA(PDK Quality Assurance) 等の御紹介と併せて最新技術(45nm/32nm)でのこれらの検証フロー技術ついて紹介いたします。
1月23日(金) 時間:15:30 〜 16:15  会場:CM3
SPICE model generation and validation for HiSIM2 and HiSIM2-HV
Xisheng Zhang
Accelicon Technologies Inc.
President
Accelicon Technologies Inc. が提供しているSpice モデル検証ツールMQA(Model Quality Assurance)、モデル抽出、最適化ツールMBP(Model Builder Program)の最新モデルサポート状況と併せて、HiSIM2,HiSIM2-HVモデルの抽出技術をご紹介いたします。

アトレンタ(株)
1月22日(木) 時間:13:30 〜 14:15  会場:DM1
SpyGlass-PowerによるRTL低消費電力設計・検証手法のご紹介
大森 康弘
シニアアプリケーションエンジニア
SpyGlass-Powerは、低消費電力設計に必要不可欠なパワーの見積り, 削減、設計検証を統一された環境で実現できる業界唯一の製品です。慣れ親しんだSpyGlassに僅かな設定を追加するだけで、パワーの削減効果を確認しながら、低消費電力化に適したRTL設計が可能になります。CPF/UPFに対応したパワー設計検証は、RTLからP/Gネット検証までサポートし、長期的にも安心してご活用いただけるアトレンタ社のソリューションです。
1月22日(木) 時間:14:30 〜 15:15  会場:DM1
SpyGlass-Constraintsによる「SDC管理/タイミング例外の検証/タイミング問題収束フロー/SDC等価検証」のご紹介
八重樫 靖
シニアアプリケーションエンジニア
大規模設計では、従来の設計制約を再利用することも多く、検証不足の設計制約を流用することで様々な問題を引き起こしています。また、トップ設計制約の作成検証に多くの時間を費やしています。SpyGlass-Constraintsは、設計制約に対し様々なチェック、検証を行い、問題点を明確にすることで、設計制約の品質を大幅に改善します。様々な事例を交え、今問題となっている点を明らかにし、最新の情報を御紹介いたします。
1月22日(木) 時間:15:30 〜 16:15  会場:DM1
第三世代RTLプロトタイピング1T-Implementで行うフィジカルアウェアRTLデバッグ環境のご紹介
谷川 寛
フィールドアプリケーションエンジニアリングマネージャー
タイミングや配線混雑度の問題点はRTLの構造に深く起因しているにもかかわらず、デバッグのほとんどは時間がかかる割には効果の少ないP&R以後に行れています。RTLプロトタイピングツールである1T-Implementを使用すれば、このRTLにはどのようなフロアプランを作成すればよいのか? どのRTL構文がP&R後に配線混雑度の問題を引き起こすのか? といったフィジカルアウェアなデバッグをRTLの開発段階でできるようになります。セミナでは1T-Implementの特徴とその最新機能を紹介させていただきます。
1月23日(金) 時間:13:30 〜 14:15  会場:DM6
大規模設計に対応する最新のCDC(Clock Domain Check)メソドロジ
八重樫 靖
シニアアプリケーションエンジニア
近年のSoCデザインには、多くのクロック・ドメインが存在します。これは非同期回路が加速度的に増えている事を意味しています。本セミナーでは、基本的なデザイン対策だけでなく、FIFO/handshakeを用いた同期化手法を用いたことによる検証対策手法の提案をいたします。また、擬似的にメタスタビリティを発生させ、チップレベルで影響がないかを検証する手法を御紹介いたします。
1月23日(金) 時間:14:30 〜 15:15  会場:DM6
SpyGlass-PowerによるRTL低消費電力設計・検証手法のご紹介
大森 康弘
シニアアプリケーションエンジニア
SpyGlass-Powerは、低消費電力設計に必要不可欠なパワーの見積り, 削減、設計検証を統一された環境で実現できる業界唯一の製品です。慣れ親しんだSpyGlassに僅かな設定を追加するだけで、パワーの削減効果を確認しながら、低消費電力化に適したRTL設計が可能になります。CPF/UPFに対応したパワー設計検証は、RTLからP/Gネット検証までサポートし、長期的にも安心してご活用いただけるアトレンタ社のソリューションです。
1月23日(金) 時間:15:30 〜 16:15  会場:DM1
GuideWare 〜効果的なSpyGlass運用の為のメソドロジー〜
小宮 健一
シニアフィールドアプリケーションエンジニア
設計期間の短縮や再利用の促進の為、RTLの段階で設計の品質を高めていく事の重要性が増しています。RTLの品質を総合的に高めるには、リント、CDC、パワー、DFT、コンストレイント等の解析を、設計フローの中で計画的に実施していく運用メソドロジーが必要になります。本セミナーでご紹介するGuideWareは、SpyGlass製品群を活用して、設計の適切なフェーズで適切な解析を行うAtrenta社の推奨メソドロジーです。

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