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出展者セミナープログラム/検索


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(株)図研
1月22日(木) 時間:11:30 〜 12:15  会場:DM1
チップ・パッケージ・基板の協調設計のご紹介
古賀一成 (技術本部 ELセクション S&Pグループ)
チップ・パッケージ・基板の伝送路の信号の高速化に伴い、 チップ設計の初期段階から基板とパッケージを考慮したI/O設計と、システム全体検証による信号品質の維持が求められています。
本セッションでは、チップとパッケージの統合データベースを採用し、最適化エンジンを搭載した『RioMagic』の最新機能と、チップ・パッケージ・基板の連携設計環境についてご紹介します。
1月23日(金) 時間:11:30 〜 12:15  会場:E204
動作合成ツールの必然性と可能性
若林 一敏
日本電気(株) 中央研究所 EDA開発センター 研究部長
動作合成(C言語設計)は、TATの短縮といった現状の「改善」にとどまらず、今後の高度で複雑なアルゴリズムのハード化に「不可欠」なものになります。
本セッションでは、RTL設計では難しかった面積削減が動作合成で可能になる等の動作合成の隠された魅力 C言語ベース設計環境〜CyberWorkBenchの機能から、既存ユーザーに喜ばれているポイント/機能(例:制御回路合成、自動パイプライン化) 今後の新機能(例:SystemC合成の強化、アーキテクチャ自動探索)等を紹介します。これから動作合成を始める方に自信をもってC言語設計環境を導入していただけるような設計者のための実利的ROIをご紹介します。

タナーリサーチジャパン(株)
1月22日(木) 時間:13:30 〜 14:15  会場:CM3
低コストで信頼性の高いアナログIC設計環境を構築する方法とは? (日本語です)
イスピル ラーグプ 工学博士
技術部 マネージャ
高性能アナログICを早期に市場投入するためには、高額でも大手の設計ツールでなければと考えられていますが、低コストでも信頼性の高い設計環境をTanner Toolsで構築することができます。
長年マーケットの厳しい要求に鍛えられたタナーリサーチは、回路設計、レイアウト設計から検証まで、他社製品と互換性が非常に優れたトータルソリューションを提供します。
1月23日(金) 時間:12:30 〜 13:15  会場:CM3
低コストで信頼性の高いアナログIC設計環境を構築する方法とは? (日本語です)
イスピル ラーグプ 工学博士
技術部 マネージャ
高性能アナログICを早期に市場投入するためには、高額でも大手の設計ツールでなければと考えられていますが、低コストでも信頼性の高い設計環境をTanner Toolsで構築することができます。
長年マーケットの厳しい要求に鍛えられたタナーリサーチは、回路設計、レイアウト設計から検証まで、他社製品と互換性が非常に優れたトータルソリューションを提供します。

ChipVision Design Systems
1月22日(木) 時間:12:30 〜 13:15  会場:CM3
ESL Low-Power Design
Lars Kruse
VP of Engineering
ChipVisionの特許取得済みの低消費電力ESL合成ツール、PowerOpt (TM) は、低消費電力向けの最適化を行うと同時に、ANSI CおよびSystemCのコードをVerilog RTL設計に合成し、自動的に最も低消費電力のRTLアーキテクチャを生成します。ChipVisionのソリューションは、手作業でのRTL設計と比較して自動的に最大75%の消費電力削減を達成します。

TOOL(株)【JEVeCビレッジ】
1月22日(木) 時間:14:30 〜 15:15  会場:DM4
LAVISファンになろう !
設計の全工程で使える視覚検証ツールを体感する

長谷部寛昭
営業部 マーケティンググループ ディレクター
LAVISはビューアとしての基本機能以外にも多数の機能を兼ね備えています。デザイン解析で有用な等電位追跡機能を用いることで、設計の早期段階で様々な視覚検証を行うことができます。また、断面図表示機能や3次元表示機能は、微細化するプロセスに対し、その効果を発揮します。さらに、他社ツールとの豊富な連係は、デザイン検証や製造、検査のあらゆる工程において視覚検証を可能にします。この機会にLAVISの多彩な用途を知っていただき、今後の作業にお役立ください。
1月23日(金) 時間:15:30 〜 16:15  会場:DM5
LAVIS名人になろう !
単なる視覚検証に留まらない最新機能を極める

長谷部寛昭
営業部 マーケティンググループ ディレクター
LAVISはもはやビューアではありません。特に等電位追跡機能では、トレースされたノードに対する様々なチェックが可能です。最新版では、抵抗値計算やダブルビアのチェックも加わり、設計の早期段階における「チェッカー」としての利便性が大幅に高まりました。また、他社ツールとの連係では、検証結果や密度計算結果の表示などの強化を図ることで「デバッカー」としての価値も高まりました。ますます進化するLAVISをさらに深く知っていただき、今後の作業にお役立てください。

DCGシステムズ(株)
1月22日(木) 時間:16:30 〜 17:15  会場:DM4
開発期間短縮とコストダウンの為のFIB回路修正
茂木 忍
携帯機器や車載関係等の最終製品に於ける多種多様な要求を満足すべく、半導体デバイスはプロセスのシュリンクと高機能・低消費電力化を平行して達成し続けています。しかし、プロセスのシュリンクに伴う、設計/製造の難易度は指数関数的に増加しており、計画納期、計画開発費を達成する事は非常に困難となっています。今まではEDAのみで行われていた、設計デバッグにFIBの回路修正を利用する事で、その問題を解決する方法を紹介致します。

デナリソフトウエア(株)
1月22日(木) 時間:13:30 〜 14:15  会場:DM4
SystemVerilog(VMM/OVM)の両方に対応する検証IPの活用方法
松田 勇
プロジェクトマネージャ
Verilog、SystemC、SystemVerilogなど多様な検証環境で使用できるユニバーサルな検証IPの特長と応用例、検証生産性アップを実現するための具体的な使用法について講演いたします。

講演には次の内容が含まれます。

・大規模SoC設計での設計の課題
・メモリ、バスインタフェース、標準規格との飽くなき戦い
・コスト、エンジニア工数を削減、検証品質の向上に役立つユニバーサルな検証IP
・検証IP「PureSpec」「MMAV」の特長とその機能
・新しい検証環境への移行負荷を最小限にするためには?
・OVM/VMMなどSystemVerilog検証メソドロジ適用例
・検証加速化、容易化のために用意された検証IPのユニークな機能
・デバッグ効率を飛躍的に高めるポストシミュレーションデバッグGUI
1月22日(木) 時間:15:30 〜 16:15  会場:DM4
DDR3/DDR2/LPDDR2メモリインタフェースの設計最適化と再利用
植田 隆
シニアCAEマネージャ
DDR3、LPDDR2など搭載したシステムのメモリサブシステムの設計最適化と再利用術について講演いたします。

講演には次の内容が含まれます。

・DDR3メモリインタフェース設計の課題
・システムに最適なメモリコントローラ「Databahn」
・データ転送効率を最大にするための調停
・メモリコントローラとPHYの統合を容易にする標準仕様DFI2.1
・ASICプロトタイプ(FPGA)へのシームレスな移行
・ES後に調整可能なプログラマブルレジスタ

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