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出展者セミナープログラム/検索


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フォルテ・デザイン・システムズ(株)
1月22日(木) 時間:12:30 〜 13:15  会場:E204
SystemC動作合成ツール「Cynthesizer」の最新技術動向および設計手法の紹介
桜井 至
技術部
先日開催しました弊社ユーザーセミナーでは、
大手半導体メーカー様などから、その設計適用事例を
多数紹介頂きました。
今回のセミナーでは、それら実際の設計に効率よく、
短期間で適用する場合のキーポイント、
および「Cynthesizer」の最新技術、
”Inter Face Generator”などを使用し、
手間の掛かるI/F設計が如何に容易に実現可能で、
設計生産性の大幅な向上に繋がるのかを分かりやすく
説明させて頂きます。
多数の皆様のご参加の程、よろしくお願い申し上げ
ます。

HELIC, Inc【電磁界解析・SI/PI テクノロジ・ゾーン】
1月22日(木) 時間:12:30 〜 13:15  会場:DM6
RFICの一発完全動作!RLCk寄生を考慮した、高周波IC設計フローの紹介
Yiannis Alam
アプリケーション・エンジニア
近年RFIC設計のパフォーマンスはインダクタンスまた相互インダクタンスの影響に大きく左右されています。そして、チップのリスピン及びこれによる開発の長期化は製品のTime-to-Marketへの障害となります。
本セッションでは、RLCk寄生を考慮した設計フローを紹介し、スパイラル・インダクタ、トランス、バラン、RFインタコネクト配線また様々なカスタムなインダクタ形状の設計及び高速抽出を説明します。また相互インダクタンスを活用した設計手法の利点を紹介します。そして、RFインターコネクト配線抽出及び回路パフォーマンスへの影響を検証します。

1月23日(金) 時間:12:30 〜 13:15  会場:DM6
RFIC回路パフォーマンス及びチップ面積最適化のための設計手法の紹介
Yiannis Alam
アプリケーション・エンジニア
本セッションでは、回路及びレイアウト設計のそれぞれの段階で活用できる超高速インダクタ合成EDAツールを紹介します。高周波VCO、LNA及びInput/Outputマッチングネットワークなどの設計例題を使い、Constrain-Driven合成を説明します。また非常に近接配置したインダクタにおける回路パフォーマンス及びチップ面積への利点について紹介します。そして正確なインターコネクト配線のRLCkモデルを抽出する手法の説明します。

Pextra Corporation【新興ベンダエリア】
1月22日(木) 時間:12:30 〜 13:15  会場:DM2
次世代寄生容量抽出 3DフィールドソルバーによるフルチップRC抽出
Dr. Peter Weiping Shi
Chairman
Pextra Corporation
3DフィールドソルバーによるフルチップRC抽出が初めて実現しました。Pextra社のフィールドソルバーはRC値を従来のLPEツールで可能な10〜20%よりもはるかに正確な1%の精度で抽出を可能にしました。抽出速度も従来のLPEツールに劣らぬ速さを維持。世界的によく知られた研究者によって開発された画期的な技術を基盤としています。高性能集積回路の遅延解析、シグナルインテグリティー分析に最適なツールです。

MunEDA GmbH
1月23日(金) 時間:10:30 〜 11:15  会場:E204
MunEDA WiCkeDによる歩留りのためのDFY設計-アナログ・ミックスドシグナル回路の最適化、分析およびモデリング
Andreas Ripp
VP Sales & Marketing
アナログ・ミックスドシグナル回路/デジタル回路でのバラつきを考慮した最適化、解析およびモデリングを実行するMunEDAのEDAツールセット「WiCkeD」を紹介します。
「WiCkeD」は、通信、コンピュータ、メモリ、自動車、家電等の様々な分野で多くの半導体企業に採用されています。
今回のセッションでは、ツールの方法論と実際の適用例を紹介した後、短いデモを行います。

メンター・グラフィックス・ジャパン(株)
1月22日(木) 時間:11:30 〜 12:15  会場:DM2
メンター・グラフィックスが提供する電子機器設計者のための熱設計支援ツール FloTHERMシリーズ
中嶋 達也
株式会社シーディー・アダプコ・ジャパン
カスタマーサービス部 部長
FloTHERM-SUITEは、2008年8月にメンターグラフィックスが買収したFlomericsの製品で、FloTHERM、FloTHERM.PACK、 FloTHERM.PCBの3つのプロダクトで構成される電子機器設計者のための熱設計支援ツールです。これらを有効に組み合わせて使うことで、設計の早期に潜在的な熱問題を同時に発見・対策することが可能になり、開発スピードアップおよびコストダウンを実現します。
1月22日(木) 時間:13:30 〜 14:15  会場:E204
Calibre(R) nmLVS & xRCによる最新レイアウト検証・抽出フロー
矢部 隆
テクニカル・セールス部
Calibreアプリケーションエンジニアグループ
シニアアプリケーションエンジニア
IC設計が65nmや45nm世代に入り、より高精度かつ広範囲なデバイス・モデル並びに配線モデルに対するニーズが重要度を増しつつあります。タイミング、パワー、ノイズ、リーク電流等に対する高精度なシミュレーションは、ロバストなシリコンモデル無しでは達成できません。このセッションではCalibre nmLVS & xRC製品群を用いたシリコン・モデリング・フローの最新動向をご紹介します。
1月22日(木) 時間:15:30 〜 16:15  会場:E204
メンター・グラフィックスの最新テクノロジ パワー・インテグリティ・シミュレーション
久島 憲司
テクニカル・セールス部
システム・デザイン・グループ
マネージャー
最新テクノロジであるパワー・インテグリティ・シミュレーションを中心に、DDR2/3、SERDES時代に必要なPI/SIシミュレーション技術とその応用方法を、デモを交えてご紹介します。
1月22日(木) 時間:16:30 〜 17:15  会場:E204
45nm Design Challenges - メンター・グラフィックスのP&RシステムOlympus-SoC(TM)
森田 弘明
テクニカル・セールス部
P&Rグループ
シニアアプリケーションエンジニア
45nmおよび32nmにおけるデジタルICのフィジカル・インプリメンテーションでは、次の4つの重要な技術課題に対するソリューションが求められています。
1) 設計段階でのリソグラフィ考慮
2) 性能と歩留まりを最適にするための製造・設計ばらつき対応
3) 低消費電力設計
4) 大規模デザイン設計 
このセミナーでは、最先端プロセスで直面するこれらの技術課題に対応するOlympus-SoCのソリューションをご説明します。
1月23日(金) 時間:10:30 〜 11:15  会場:E205
Calibre(R) Model-based DFMツールによる設計者のための歩留まり向上支援
青木 淳一
テクニカル・セールス部
Calibreアプリケーションエンジニアグループ
マネージャー
近年の液浸露光技術やCMP技術の発達により微細パターンのシリコン転写精度が向上した反面、わずかなプロセスばらつきによってチップの歩留まりに大きな影響を与えるシステマティック起因の影響が無視できなくなっています。このセッションでは、Calibre Model-based DFMツール群を用いた歩留まり向上支援ソリューションをご紹介します。

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