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プレスリリース

東京大学大規模集積システム設計教育研究センターが、ケイデンスの最先端デジタル設計ツールを採用

  (2009/1/19)

ケイデンスの総合的なLSI設計環境が教育現場に実現

電子設計のイノベーションで世界をリードするケイデンス・デザイン・システムズ社(本社:米国カリフォルニア州サンノゼ市、以下ケイデンス)は、1月19日(日本時間)、東京大学大規模集積システム設計教育研究センター(以下、VDEC)が、日本国内の主要大学、および高等専門学校でのデジタル設計向け研究・教育プログラムで使用するために、ケイデンスの最先端デジタル設計向けツールである、Encounter® RTL CompilerとEncoutner Digital Implementation Systemを採用したことを発表いたしました。

今回採用されたEncounter RTL Compilerは、タイミング・エリア・パワーの最適化を一括で行い、レイアウト設計後の 設計品質を向上させる論理合成ツールです。またEncoutner Digital Implementation Systemは、設計収束性、低消費電力、ミックスシグナル、および最先端ノード向け設計機能とリアルタイムのサインオフ解析機能を備えたスケーラブルなフィジカル・インプリメンテーションのためのシステムです。これらのツールは、VDECがすでに採用済みのケイデンスのVirtuosoアナログ設計環境と統合され、セル設計やカスタムIC設計からSoC設計までを含む総合的な設計環境を、学生、および研究者に提供します。

VDECは、日本の国公私立大学と工業高等専門学校におけるVLSI設計教育の充実と研究活動の推進のために平成8年5月に全国共同利用施設として発足しました。VDECは、LSI設計に必要な最新EDAツール、設計技術情報、チップ試作、設計セミナー、研究集会等を企画・提供することにより、日本における将来の半導体産業の発展に貢献しています。
VDECで採用されたケイデンスのソフトウェアは、全ての教育機関で使用されます。

VDECセンター長である浅田邦博教授は、次のように述べています。
「今回採用したRTL CompilerとEncoutner Digital Implementation Systemを使用して試作チップのテープアウトを完了し、現在65nmの試作チップのプロジェクトが進行中です。 ケイデンスのソフトウェアは設計収束性の優れた最先端のテクノロジであるばかりでなく、非常に優れた操作性も兼ね備えているため、学生や研究者にとってLSI設計の習得が容易になり、今後より多くの試作チップが作られるでしょう。」

日本ケイデンス・デザイン・システムズ社社長川島良一は、「日本の半導体産業活性化のためにVDECが果たす役割は非常に大きいものです。LSI設計の研究・教育現場にケイデンスの最新設計テクノロジを提供し、VDECと協業することにより、次世代の半導体産業を担う技術者の人材育成に貢献できることを、我々は大変喜んでいます。」と語っています。

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