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プレスリリース

STマイクロエレクトロニクス、40および32ナノメーター・フロー向けにケイデンスのEncounter Digital Implementation Systemを採用

  (2009/1/22)

両社の協業により、低消費電力、ミックスシグナル、先端ノード設計、およびICとパッケージのコ・デザイン向けの設計フローが実現

電子設計のイノベーションで世界をリードするケイデンス・デザイン・システムズ社(本社:米国カリフォルニア州サンノゼ市、以下ケイデンス)は、1月21日(米国現地時間)、STMicroelectronics(以下STマイクロエレクトロニクス)が、RTLからGDSIIまでをカバーする先進的なチップ設計システムである、ケイデンスのEncounter® Digital Implementation Systemを使用し、世界中の設計拠点において、コンシューマ製品、コンピュータ周辺機器、およびワイヤレス市場向けの数百万インスタンスを持つ高性能SoC設計向けに、業界をリードする性能とキャパシティを実現する65および40ナノメーター設計フローが完成したと発表しました。さらに、STマイクロエレクトロニクスとケイデンスは、低消費電力、ミックスシグナル、および先進的なsystem-in-package (SiP)設計機能をターゲットとしたSTマイクロエレクトロニクスの最先端のセル・ライブラリをベースとした次世代の32ナノメーター設計プラットフォームについても協業しています。

Encounter Digital Implementation Systemは、シリコン・バーチャル・プロトタイピング、最適なチップ・サイズの探索、そしてRTLとフィジカル・シンセシス向けの新しいテクノロジを備えており、設計フローの初期段階での予測性と最適化を改善します。さらに、このSystemには、設計フロー全般にわたってパラレル・プロセシングを完全にサポートし、自動フロアプラン・シンセシス、先進的な仮想階層設計手法、設計全体をカバーするマルチモード・マルチコーナー(MMMC)最適化、ばらつき耐性を備えたクロック・メッシュ・シンセシス、低消費電力のクロック・ツリー、大規模回路に対応した配置および最適化、32ナノメーター配線、および製造性を考慮したインプリメンテーション、そしてチップとパッケージのコ・デザインなどの機能が含まれています。

STマイクロエレクトロニクス・コメント:
Philippe Magarshack氏(Group Vice President at the Technology R&D Group):
「我々は、これまで数年間にわたりEncounter製品群を使用し、ケイデンスのR&D部門と協業してきました。そして、STマイクロエレクトロニクスで最も複雑なSoC向けに、デジタル・インプリメンテーション用Encounter製品の採用をさらに進めています。」

Thierry Bauchon氏(R&D Director for Home Entertainment Group):
「Encounter Digital Implementation Systemの新しい性能と機能向上により、我々はEncounter製品の使用を大幅に増やし、55、40、そして32ナノメーター・プロセスによるSoC向けにもEncounterを採用しています。」

ケイデンス・コメント:
Chi-Ping Hsu(米国ケイデンス、Senior Vice President of Research and Development for the Implementation Products Group):
「ケイデンスのEncounter Digital Implementation Systemは、今日の複雑で高性能、低消費電力、ミックスシグナル、および先端ノードでの設計のために、性能、キャパシティ、およびソリューションの幅広さにおいて業界をリードしています。我々は、STマイクロエレクトロニクスのような世界有数の設計を行う企業と協業することにより、デジタル設計分野において新しい領域に到達し、製品品質、製品の市場投入期間、および全体的なリスクの削減において、ユーザーに大きな利点を提供します。」

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