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40nmプロセスの先端ASIC設計環境を構築 〜NECエレクトロニクスがケイデンスの設計ソリューションを採用〜

NECエレクトロニクス株式会社(以下NECエレクトロニクス)は、電子設計のイノベーションで世界をリードするケイデンス・デザイン・システムズ社(本社:米国カリフォルニア州サンノゼ市、以下ケイデンス)の設計ソリューション「Encounter® Digital Implementation System」を用いて40ナノメートル(ナノは10億分の1、以下nm)プロセスの先端ASIC(特定用途向けIC)設計環境を構築しました。

NECエレクトロニクスは、このたび構築した設計環境を用いて、40nm低消費電力プロセスの最先端ASIC「CB-40L」を既に10件以上設計しています。これらのうちのいくつかは設計が完了(テープアウト)し、既に量産を開始しています。
今回設計したASICの多くは2000万ゲート以上の規模で、これまでの55nmや90nmプロセスのASICの2〜4倍程度の大規模LSIです。NECエレクトロニクスは、ケイデンスのEncounter Digital Implementation Systemのマルチスレッド(並列)処理機能、Encounter RTL Compiler合成技術を活用したネットリスト(LSIの設計データ)の最適化機能、統合されたDFM(Design For Manufacturing)最適化とサインオフ解析(LSI設計の最終検証)機能を使用することにより、大規模ASICの設計を効率化しました。

ケイデンスのEncounter Digital Implementation Systemは、大規模・高密度なASIC設計向けのコンフィギュラブルで、高性能、高容量、かつ拡張性を備えた設計ソリューションです。ASIC設計の規模が大きくなるにつれ、正確な設計を行うためには、増大するばらつきの問題を解決する必要があります。Encounter Digital Implementation Systemと、Encounter Timing SystemやEncounter RTL Compilerを含む主要製品との統合は、設計の予測性をもたらし、より高品質なLSIを実現します。同時に、この統合システムが有するマルチ・プロセッシング機能により、2000万ゲートを超える規模の設計を効率化しました。また、Encounter Digital Implementation Systemを使用した先進的な低消費電力設計と最適化手法は、大幅な低消費電力化と、歩留まり向上に貢献します。
Encounter Digital Implementation Systemは、包括的で一貫した収束フローを提供し、設計の早期段階でリソグラフィ、CMP(化学的機械研磨)、熱、およびプロセスのばらつきなどのDFMの課題やばらつきの影響に対応しています。モデル・ベースのDFMと統計的テクノロジを包括的な予防・解析・修正フローに統合することにより、ケイデンスのソリューションは大規模な設計に対応し、従来のDFM収束ソリューションと比較して大幅な生産性の向上を実現します。

以 上

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