• EDSFair2011 2011年1月27日(木)、28日(金)開催予定!	EDSFair2010にご参加いただき、誠にありがとうございました。
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 出展者詳細 メンター・グラフィックス・ジャパン(株)
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メンター・グラフィックス・ジャパン(株)
MENTOR GRAPHICS JAPAN CO., LTD.
新製品

出展物紹介

メンター・グラフィックスは、常に進化を続ける半導体テクノロジと、それを取り巻く様々な設計開発環境に対応するソリューションを提供しています。今回は、ローパワー設計ソリューションをはじめとして、ESL、組込み開発、機能検証、ICナノメータ設計、DFT、PCB設計、熱流体解析、さらに車載向けソリューションなどをご紹介します。また、2009年8月にメンター・グラフィックスが買収した旧LogicVisionの持つBISTと既に弊社が確立しているATPG、テストパターン圧縮技術を統合し、新たに発表されたTessentファミリのご紹介も行います。ぜひ、メンター・グラフィックス ブースにお立ち寄りください。


出展者セミナー

1月28日(木) 時間:13:30 〜 14:15   会場:E204
Low Power Design Challenges for Mobile Devices at 32/28nm
中村 龍生
テクニカル・セールス本部 P&Rグループ シニア・アプリケーション・エンジニア
消費電力の削減は、45nm以降のテクノロジ・ノードにおいて鍵となる設計課題となりました。しかし、低消費電力チップ設計の複雑さは、性能とTime-to-Marketにマイナスの影響を与えかねません。設計者は、デザインの機能的複雑性の問題(複数の動作モード)とプロセスおよび製造上のばらつきの問題(複数の設計コーナー)に対応しながら、タイミング、シグナル・インテグリティ(SI)、製造歩留まり、チップ面積の最適解の追及に加え、消費電力の削減を限られた期間で達成しなければなりません。このセッションでは、低消費電力設計の主要な課題について解説したのち、Olympus-SoC配置配線システムが物理設計フローのすべてのステップを通じて最適な低消費電力ソリューションをどのように実現しているかについてご紹介します。
1月28日(木) 時間:14:30 〜 15:15   会場:E204
32/28nm世代のレイアウト検証ソリューション
盛田 博之
テクニカル・セールス本部 Calibre PV グループ 
ディープ・ナノメータ世代では、設計サインオフもDRCやLVSといった従来検証だけでは済まなくなっています。物理検証の枠組みも拡張され、個々のデザインが歩留まり低下や製造ばらつきといった先端プロセス特有の問題に対してどの程度のインパクトを受けそうかを診断するものへと進化してきています。また結果としてレイアウト設計制約が増え、より複雑なレイアウト検証が追加されつつあります。このセッションでは、これら先端プロセス世代で求められる物理検証ニーズに応えるCalibre nm Platformソリューションの最新動向をご紹介します。
1月28日(木) 時間:15:30 〜 16:15   会場:E205
抜群のコストパフォーマンスで回路+基板設計に各種解析もこなすPADS Suite
山下 正記
GDC (Geography Distribution Channel Div.) アプリケーション・エンジニア
ハイスピード設計における制約条件は複雑さを増していますが、一方では、回路設計と基板設計の分業化が進んでおり、同一の環境で設計を進めることが難しくなってきています。今回紹介する圧倒的なコストパフォーマンスのPADS Suiteを使用すれば、ハイスピード設計のクリティカルな部分でも、この中に含まれるHyperLynxにより、事前検証を行い導き出した制約条件をデータの中に含めて基板設計を依頼できるので、海外の外注を含めた基板設計フローを完全にコントロールすることができます。
1月28日(木) 時間:15:30 〜 16:15   会場:DM3
Pro/E、CATIA.V5、その他3D-CADに完全統合化された熱流体解析ソフトウェアFloEFD
島田 憲成
株式会社構造計画研究所 SBD営業部 室長
電子機器の熱問題から機械装置の流体の問題まで、幅広い分野で適用実績を誇る熱流体解析ソフトFloEFDは、CATIA.V5, Pro/Engineerなどの3D-CADに統合された設計者のための解析ソフトウェアで、設計と解析をシームレスにつなげ、試作の削減、設計期間の短縮を図ります。このセッションでは、設計に役立つ解析機能や各設計ステージにおける熱流体解析の取り組みについて事例を交えながらご紹介します。
1月28日(木) 時間:16:30 〜 17:15   会場:DM3
ジャンクションからパッケージ・基板までの熱抵抗・容量を測定できるT3Ster・TERALED
羅 亜非
メカニカル・アナリシス部 アプリケーション・エンジニア
T3Ster/TERALEDは、LED、パワートランジスタ、LSIなど、あらゆる半導体製品の熱抵抗・熱容量を非破壊で測定できる装置として、ジャンクションからダイアタッチ、パッケージ、回路基板、さらに筐体までの熱構造解析が可能です。ヒートシンク、グリース、TIM、冷却ファンスピードなど、従来は製品に組み込まれた状態で測定できなかったことを定量的に評価できます。その他、不良解析・経年劣化加速試験など、幅広い用途に使うことができます。
1月29日(金)
新製品
時間:10:30 〜 11:15   会場:E206
テストプランから実装・出荷・そして歩留まり解析まで!メンター・グラフィックスのテストソリューション
丸尾 和幸
テクニカル・セールス本部 STSグループ マネージャー
先端プロセスを用いたSoCを、包括的かつ高品質にテストするためにはロジックやメモリの高速シリアルI/Oなど、アナログブロックのテスト設計も考慮する必要があります。一方、先端プロセスでの大規模SoC製造においては、歩留まり向上という観点でのテストへの期待も大きくなっております。このセッションでは、テスト品質の向上、そして歩留まりの改善の両方を支援する、メンター・グラフィックスのシリコンテスト・ソリューションをご紹介します。
1月29日(金) 時間:11:30 〜 12:15   会場:DM3
パッケージ・基板・筐体の熱設計を協調支援するシミュレーションパッケージ FloTHERMシリーズ
宮崎 研
株式会社シーディー・アダプコ・ジャパン 解析技術事業部CAE技術部 主任技術員
FloTHERMは、国内外の主要なパッケージやセットメーカーで20年前から利用され続けているエレクトロニクス分野におけるデファクトスタンダードです。パッケージからPCB、筐体に至る様々な用途の放熱設計を支援します。また、パッケージや冷却部品のシミュレーションモデルをブラックボックス化できるため、エレキ/メカ設計の連携はもとより、メーカー間で部品モデルを共有化でき、設計コストの大幅な削減が可能です。
1月29日(金) 時間:11:30 〜 12:15   会場:E205
ICレベルからシステムレベルのミックスシグナル検証のご紹介
吉川 貴裕
テクニカル・セールス本部 Advanced Systems Platform グループ アプリケーション・エンジニア
このセッションでは、コア技術であるQuesta ADMS、ADiT、ICAnalystなどのアナログ・ミックスシグナル検証環境の新機能のご紹介ならびにSystemVision、MATLABのSimlinkなどのシステムレベル検証環境への融合を、それぞれ事例を交えてご紹介します。
1月29日(金) 時間:15:30 〜 16:15   会場:E206
網羅的テストからカバレッジ・クロージャまで、しっかり支えるOVM
安藤 泰輝
テクニカル・セールス本部 Front-endソリューショングループ アプリケーション・エンジニア
検証の勝敗は、明確な検証プランを立てること、またそれを早期に網羅的に実現する環境が重要です。Questa検証マネジメントは、完了していないテストをトレースする機能で、視覚的にテストの不足を検出します。0-Inとの連携で、アサーションがFailしないことの証明、デッドコードの有無を検出します。また、標準プロトコルのアサーションライブラリや検証IPを用いることで、検証環境の早期構築が可能です。さらにCPU搭載のSoCデザインでのデバッグを加速する機能で、検証期間を短縮することができます。
1月29日(金) 時間:16:30 〜 17:15   会場:DM6
ESL設計メソドロジによる高抽象度最適ハードウェア設計と検証手法
小山 洋
テクニカル・セールス本部 Fornt-endソリューショングループ シニア・アプリケーション・エンジニア
メンター・グラフィックスは、Vistaを用いたSystemCによるアーキテクチャ・レベルの設計/検証およびプロトタイピングからCatapult C Synthesisによるハードウェア高位合成まで、業界をリードする最先端のESL設計フローを提供しています。ESL設計メソドロジを用いることにより、設計者は従来のRTL設計フローで生じるさまざまな不具合から開放され、飛躍的に生産性を高めることができます。このセッションでは、これらのツールによる高抽象度設計/検証フローを解説します。
1月29日(金) 時間:16:30 〜 17:15   会場:E205
ICピンプランニングから見直すPCB設計工程
犂 健悟
テクニカル・セールス本部 Advanced Systems Platform グループ シニア・アプリケーション・エンジニア
メンター・グラフィックスのシステムデザインソリューションから、I/OピンプランニングによるPCB設計効率の“カイゼン”をご提案します。このセッションでは、I/Oピンプランニング・ツールI/O DesignerによりPCB設計フローの画期的な“ムダ取り”手法をご紹介します。

連絡先

コーポレート・マーケティング部
Corporate Marketing
TEL:03-5488-3035   FAX:03-5488-3032
E-mail:mktg_mgj@mentor.com
URL:http://www.mentorg.co.jp

所在地

〒140-0001
東京都品川区北品川4-7-35 御殿山ガーデン
Gotenyama Garden 7-35, Kita-shinagawa 4-chome, Shinagawa-ku, Tokyo 140-0001, Japan

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