• EDSFair2011 2011年1月27日(木)、28日(金)開催予定!	EDSFair2010にご参加いただき、誠にありがとうございました。
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 出展者詳細 日本シノプシス合同会社
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日本シノプシス合同会社
Nihon Synopsys G.K.
世界初 新製品

出展物紹介

タイミング、面積、パワー、テスト性、歩留まりをコンカレントかつ自動に最適化する、完全に統合されたプラットフォームをご紹介いたします。

設計/検証/IP/製造/FPGAの各ソリューションで構成されるシノプシスの包括的な統合環境により、お客様が設計や製造段階で直面している重要な課題、すなわち消費電力や歩留まりの管理、システム設計段階からシリコン製造段階までを網羅する総合検証、開発期間の短縮といった課題を克服することが可能です。

新たにシノプシス・ツール群に加わったM言語対応の新しいモデルベース高位合成ソリューションSynphony HLS(High Level Synthesis)、サインオフに必要な検証を設計環境内で行いTATを劇的に向上するインデザイン・フィジカル検証ツールIC Validator、そして業界で最も包括的かつ高度に自動化された製造工程直結の設計環境により、チップ開発期間を短縮し、プロジェクト管理とコスト削減を実現するSoC開発環境Lynxデザイン・システムも注目です!

ブース・ステージでは、お客様が設計事例をご発表、設計者の皆様の「生の声」をお聴きください。


出展者セミナー

1月28日(木) 時間:11:30 〜 12:15   会場:E206
ローパワー・テスト:UPFベースのテスト・スケジューリング、パワー・バジェッティング、他、最新テスト・ソリューション
照井 真一
技術本部 テストフロー・グループ 
LSIテストにおいて、テクノロジの微細化、設計規模の増大などにより、パワーを考慮したLSIテストの要求がますます高まっています。これにお応えするため、シノプシスでは、従来のパワーアウェアDFT/ATPGに加え、新たな機能を発表いたしました。本セミナーでは、シノプシスのパワーアウェア・テストの現状についてご説明するとともに、新機能のUPFベースのテスト・スケジューリングとその他の最新機能をご紹介いたします。
1月28日(木) 時間:12:30 〜 13:15   会場:C11
世界 No.1シェアのコネクティビティIP:多岐にわたる設計/検証用IPを提供するDesignWare IPファミリー
鈴木 俊一/中村 修
IP担当アカウント・マネージャー/技術本部 ベリフィケーション・グループ
シノプシスは、USB, PCI Express, Ethernet, SATA, HDMIなど、業界標準インターフェイスIPコアのLink Controller、PHYの双方をご提供するIPコアプロバイダです。また、SoC検証時の検証用IP、ファーム/ソフトウェア開発用のSystemC TLM2.0モデルもご提供しており、DesignWare IPを用いることにより縦断的な整合性検証とファームウェア開発の環境を構築することができます。本セミナーでは、業界唯一のTotal IP ソリューション・プロバイダのシノプシスが、DesignWare IPファミリーの概要とともに、AMBA AXI検証IPを例題とした実践的検証手法をご紹介いたします。
1月28日(木) 時間:13:30 〜 14:15   会場:C11
今日から始めるローパワー検証入門
飯田 洋一郎
技術本部 ベリフィケーション・グループ 
最近のエコロジー指向の高まりによって、半導体業界においてはチップの消費電力削減への積極的なチャレンジが求められるようになりました。かつては携帯機器など、ごく一部のバッテリー駆動製品のみに適用されていたマルチVDDや電源遮断の設計検証技法は、今や据え置き型機器のデバイスにも積極的に採用される傾向にあります。本セミナーでは、チップ電源を制御するローパワー設計技法の概要と実装に不可欠な特殊セルの解説、新たに必要となる検証項目、ローパワー検証を効率的に実施する検証メソドロジVMM-LP をご紹介いたします。製品のローパワー化の必要性を痛感し、いまその第一歩を踏み出そうとしている設計・検証エンジニア必見のセッションです!
1月28日(木)
世界初
新製品
時間:15:30 〜 16:15   会場:E204
インデザイン・フィジカル検証:インプリメントと並行して実行できるフィジカル検証によりTATを削減するIC Validator
妻藤 一雄
技術本部 フィジカル・ベリフィケーション・グループ
IC Validatorは、最先端のプロセス・ノードでインデザイン・フィジカル検証を行うために開発されたDRC/LVSサインオフ・ツールです。IC Compilerと緊密に統合されており、サインオフに必要な検証を設計環境内で行うことにより、生産性を向上し、トータルな設計期間を短縮します。IC Validatorは、スマートな負荷分散を行うスケジューラ機能でCPU分散処理による処理速度の直線的な向上を実現し、特定DRCエラーやECO部分だけをインクリメンタル機能で短時間で検証します。さらにサインオフ品質のタイミングドリブン・メタルフィルを挿入することにより、最終工程のイタレーションを劇的に削減します。本セミナーでは、現在の45/40nmプロセス・ノードはもちろん、主要IDMやファウンドリの新しい32/28nmプロセス・ノードにおけるDRC/LVSサインオフに完全に対応しているIC Validatorの全貌をご紹介いたします。
1月28日(木) 時間:16:30 〜 17:15   会場:C11
マニュファクチャリング・ソリューション:32nm以降の性能/歩留まりを改善するOPC
松本 比呂志
技術本部 マスク・シンセシス担当マネージャー
32nm以降のテクノロジに向けてS-Lithoを用いた高精度なRET考慮と大幅なTAT削減を同時に実現する必要性が叫ばれています。シノプシスでは、コストとTATのバランスの取れた最適化のため、膨大なデータ量に対応するDistributed Processing(DP)機能やProteus Pipeline Technology(PPT)を2008年に導入しました。本セミナーではこのPPTの上で構成されたOPC/Verification(Proteus LRC)/MDP(PCX)の基本機能およびアップデート情報をご説明いたします。
1月29日(金)
新製品
時間:10:30 〜 11:15   会場:E205
次世代カスタム/AMS設計・検証ソリューション:インプリメント/検証/解析の統合ソリューション Custom Designer/CustomSim
福谷 康輔
技術本部 AMSグループ
Galaxy Custom Designerは、Layout/Schematic/Simulation/Verificationを統合したカスタム設計開発環境をご提供いたします。使用するデータベースは、ファウンドリが提供しているiPDKを使用できます。また国内におきましては現在、株式会社半導体理工学研究センター(STARC)様と共同で、次世代カスタム設計環境に対応したPDKのプロトタイプの開発/評価を行っています。本セミナーでは、Custom Designerの最新バージョンの機能について、また最新SPICEソリューションについてご紹介いたします。
1月29日(金) 時間:11:30 〜 12:15   会場:E204
スタティック・サインオフ統合環境:STA/SI/パワー/AOCVM/SSTAを実現するPrimeTimeファミリー最新情報
桂田 陸平
技術本部 インプリメンテーション・グループ
近年の、製造プロセスの微細化による論理ゲートや配線のばらつきと、低電圧・高速化による設計マージン減少に伴い、解析コーナー数の増加と検証TATの増大が問題となっています。こうした背景や、ユーザー様の設計・解析環境を考慮し、PrimeTimeは、2008年にマルチコア解析を、2009年にはマルチスレッド解析機能をリリースしました。また、タイミングECOの機能をネイティブ化し、解析精度向上に加え使い勝手の向上を実現しています。本セミナーでは2008年、2009年のバージョンアップ機能の中から、パフォーマンス改善とタイミングECOを中心にご紹介いたします。
1月29日(金) 時間:12:30 〜 13:15   会場:E206
今日から始める検証メソドロジ入門
戸田 亮
技術本部 ベリフィケーション・グループ
ハードウェア機能検証において、検証の品質向上と効率化がもたらす TAT 短縮が成功のカギである今日、検証手法のメインストリームとなりつつある SystemVerilogベースの検証メソドロジをわかりやすく説明いたします。SystemVerilogを利用した制約付きランダム手法、アサーション手法、カバレッジ・ドリブン手法をご紹介し、導入に必要な要素技術の修得手段や導入ステップ、その適用効果についてご説明いたします。SystemVerilog検証メソドロジを初めて適用したい方、さらに深く修得したい方にも必見のセッションです。
1月29日(金)
世界初
時間:14:30 〜 15:15   会場:E204
インデザイン・レール解析:インプリメントと並行して実行できるパワー・インテグリティ検証によりTATを削減するIRドロップ/EM検証ツール PrimeRail
望月 貴光
技術本部 フィジカル・ベリフィケーション・グループ
65nm/90nm以降の先端プロセスにおける電源ノイズの影響の深刻化に伴い、電源ネットワーク解析が重要となっています。さらに、設計期間の短縮化を図るために、設計フローのあらゆる段階で、電源ネットワークを容易に解析/改修が可能なソリューションが求められています。本セミナーでは、シノプシスが提供する電源ネットワーク解析ツールPrimeRailと、これらの諸問題に対応した包括的な電源ネットワーク・ソリューション「インデザイン・レール解析」をご紹介いたします。
1月29日(金)
世界初
新製品
時間:15:30 〜 16:15   会場:DM6
最新ラピッド・プロトタイピング検証:短期間/低コストで実行できるシステム評価/検証
古俣 孝
技術本部 シンプリシティ・ビジネス・グループ
現在、ASIC開発やソフトウエア開発におけるプロトタイピングの重要性が再び高まっています。製品ごとに作成されていた簡易試作ボードと異なり、拡張性、柔軟性、検証性、そして再利用性に富んだ汎用プロトタイプボードの活用が進み、製品開発の効率化に大きな役割を果たすようになってきました。大規模高速プロトタイプボード、その性能を最大まで引出すソフトウェアを含め、今求められるプロトタイピングを可能とする現実的なフローをご紹介いたします。
1月29日(金)
世界初
新製品
時間:16:30 〜 17:15   会場:DM3
製造工程直結のSoC開発プラットフォーム:製造実績の豊富な設計フロー/業界最先端のサブフロー/テクノロジデータとIPの最適化/設計プロジェクト管理機能を統合するLynx Design System
若山 象司
技術本部 Lynx担当
Lynx Design Systemは、テープアウト実績の豊富なRTL-to-GDSII設計フローと、GUIで視覚化されたプロジェクト管理環境、予め検証済みのファウンドリ・データを自動構成するサブ・システムが統合されたチップ・インプリメンテーション環境です。シノプシス Galaxyデザイン・プラットフォームを構成するツールの利点を最大に引き出し、業界で最も包括的かつ高度に自動化/統合された製造工程直結のSoC開発プラットフォームをご紹介いたします。今後の経済回復に向けて、半導体業界では徹底した効率追及とコスト低減が求められますが、それに対するシノプシスの回答がこのソリューションです。設計者、プロジェクト管理者ともに必見です。
1月29日(金) 時間:16:30 〜 17:15   会場:E204
IC Compiler/Galaxyデザイン・プラットフォームが先進のデザインで選ばれる理由とは!?
野田 茂生
技術本部 フィジカル・デザイン・グループ
32/28nmの時代を迎え、SoCデザインはますます大規模化、複雑化を極めています。この最先端のデザインで要求される、ローパワー、歩留まり、大規模階層設計、DFT、サインオフ・ツールとの整合性、インデザインDRC/IRドロップ検証など、全ての機能を備えたIC Compilerは、Galaxyデザイン・プラットフォームの中核を成す配置配線ツールとして、32/28nmを含む数多くの先進デザインにすでに採用されています。本セミナーでは、デザイン収束の期間短縮と設計結果品質の向上により高い設計生産性を実現するIC Compilerの最新技術についてご紹介いたします。

連絡先

フィールド・マーケティング・グループ
Field Marketing Group
TEL:03-5746-1780   FAX:03-5746-1781
E-mail:mkg_info@synopsys.co.jp
URL:http://www.synopsys.co.jp

所在地

〒140-0014
東京都品川区大井1-28-1
住友不動産大井町駅前ビル
Sumitomo Fudosan Oimachi Ekimae Bldg.
1-28-1 Oi, Shinagawa-ku, Tokyo

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