• EDSFair2011 2011年1月27日(木)、28日(金)開催予定!	EDSFair2010にご参加いただき、誠にありがとうございました。
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 出展者詳細 アトレンタ(株)
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アトレンタ(株)
ATRENTA KK

出展物紹介

アトレンタは、IC設計フローの生産性を飛躍的に向上させるための最先端な”Early Design Closure”ソリューションをご提供いたします。

弊社のツールとメソドロジーを使う事により、高コストで時間のかかる詳細設計フェーズで発生する問題を、RTL設計の初期段階で、設計意図を正しく記述・理解し、様々な選択肢を検討・最適化する事で、後工程でのイタレーションを大幅に削減する事ができます。

今日、世界のトップ10半導体メーカーを含む150社以上のお客様に、アトレンタの提供する業界で最も包括的な”Early Design Closure”ソリューションをお使い
いただいています。


Atrenta is the leading provider of Early Design Closure® solutions to radically improve design efficiency throughout the IC design flow.

Customers benefit from Atrenta tools and methodologies to capture design intent, explore implementation alternatives, validate RTL andoptimize designs early, before expensive and time-consuming detailed implementation.

With over 150 customers, including the world's top 10 semiconductor companies, Atrenta provides the most comprehensive solution in the industry for Early Design Closure.
Atrenta, Right from the Start!


出展者セミナー

1月28日(木) 時間:11:30 〜 12:15   会場:DM6
設計者の能力を最大限に引き出す
"Atrenta RTL Desktop"

八重樫 靖
シニアアプリケーションエンジニア
RTL設計者が正確にかつ、効率良く設計するためには、シミュレーションとLintでは十分とは言えません。本セミナーでは、パワー、タイミング、クロック、配線混雑度などの機能を完全に統合したプロダクトであるSpyGlass RTL design Desktopの概要をご紹介し、アトレンタ社が推奨するフローについてご説明いたします。従来発見しにくかった問題に対する手法や、Formalエンジンを用いた機能検証手法を簡単に行うことができるソリューションをご紹介いたします。
1月28日(木) 時間:12:30 〜 13:15   会場:DM6
アトレンタが提案するディープサブミクロンに
対応したRTLからのテスト戦略

増田 慎吾
シニアアプリケーションエンジニア
本セッションでは、論理合成後のスキャン・テスト設計で要求されるテストルールチェックや、故障検出率(縮退故障やAt-speedでの遷移故障)を向上するための作業に対し、RTLからその改善を行うためのアトレンタ社独自なアプローチをご紹介いたします。また今日の製品で一般的に使用されるようになったメモリBIST回路をRTLの段階で組み込むためのソリューションや、RTLの段階から、テスト時のパワーに関する影響を見積もるためのソリューションも合わせてご紹介いたします。
1月28日(木) 時間:15:30 〜 16:15   会場:DM6
Introduction to the Atrenta Power Backbone
大森 康弘
シニアアプリケーションエンジニア
アトレンタ社はPower Backboneフローにより、SoC設計戦略において不可欠な、先進のパワーマネージメントを実現するための検討、検証、最適化が可能な設計環境を提供します。飛躍的に導入実績を増やしているSpyGlass-Powerと最新の1Team-Genesisを組み合わせることで、チップのアセンブリ段階からのパワーアーキティクチャの検討と、インプリ設計で必要とされるファイルやドキュメントの自動生成が可能です。RTLの有無にかかわらず、パワー解析とパワー削減を実現できます。本セミナーではAtrenta Power Backboneの概要をご紹介します。
1月29日(金) 時間:10:30 〜 11:15   会場:DM6
Introduction to the Atrenta Power Backbone
大森 康弘
シニアアプリケーションエンジニア
アトレンタ社はPower Backboneフローにより、SoC設計戦略において不可欠な、先進のパワーマネージメントを実現するための検討、検証、最適化が可能な設計環境を提供します。飛躍的に導入実績を増やしているSpyGlass-Powerと最新の1Team-Genesisを組み合わせることで、チップのアセンブリ段階からのパワーアーキティクチャの検討と、インプリ設計で必要とされるファイルやドキュメントの自動生成が可能です。RTLの有無にかかわらず、パワー解析とパワー削減を実現できます。本セミナーではAtrenta Power Backboneの概要をご紹介します。
1月29日(金) 時間:12:30 〜 13:15   会場:C11
IPの利用を効率化する1Team-Genesisによる
SoCインテグレーション

小宮 健一
シニアフィールドアプリケーションエンジニア
IPを効果的に活用して、設計の生産性を向上させるための手法として、IP-XACTの活用など、インテグレーション工程の自動化への関心が高まっています。 本セッションでは、アトレンタ社のSoCインテグレーション環境1Team-Genesisをご紹介します。 設計者は、IP-XACTやRTLで提供されるIPを1Team-Genesis上でインテグレートする事で、チップレベルやサブシステムレベルでの接続、I/Oピンマックス回路を生成、レジスタとメモリマップの情報の管理を行う事ができます。
1月29日(金) 時間:14:30 〜 15:15   会場:DM6
設計者の能力を最大限に引き出す
"Atrenta RTL Desktop"

八重樫 靖
シニアアプリケーションエンジニア
RTL設計者が正確にかつ、効率良く設計するためには、シミュレーションとLintでは十分とは言えません。本セミナーでは、パワー、タイミング、クロック、配線混雑度などの機能を完全に統合したプロダクトであるSpyGlass RTL design Desktopの概要をご紹介し、アトレンタ社が推奨するフローについてご説明いたします。従来発見しにくかった問題に対する手法や、Formalエンジンを用いた機能検証手法が簡単に行うことができるソリューションをご紹介いたします。
1月29日(金) 時間:16:30 〜 17:15   会場:DM5
SpyGlassによる設計再利用のための品質管理手法
小宮 健一
シニアフィールドアプリケーションエンジニア
急速に大規模、複雑化するLSIの設計において、IPを効果的に活用した、設計再利用の重要性が増しています。再利用で生産性を向上させるためには、社内および社外の多種多様なIPの品質を効率的に管理する手法が必須になります。 本セミナーでは、多くの設計グループでご採用いただいているSpyGlassを利用する事で、パワー、DFT、CDCおよびConstraintsなどIPの品質に関わる重要な情報を管理する手法を、アトレンタ社のEarly Design Closureソリューションと共にご紹介します。

連絡先

営業部
Sales Dep.
TEL:045-470-3803   FAX:045-470-3805
E-mail:info_japan@atrenta.com
URL:http://www.atrenta.jp

所在地

〒222-0033
神奈川県横浜市港北区新横浜3-17-5 Benex,
S-2ビル 9F
Benex, S-2 Bldg. 9F, 3-17-5 Shin-Yokohama,
Kohoku-ku, Yokohama, Japan

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