• EDSFair2011 2011年1月27日(木)、28日(金)開催予定!	EDSFair2010にご参加いただき、誠にありがとうございました。
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 出展者詳細 早稲田大学 後藤研究室/渡邊研究室/木村研究室/吉村研究室
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早稲田大学 後藤研究室/渡邊研究室/木村研究室/吉村研究室
Waseda University Goto Lab, Watanabe Lab, Kimura Lab, Yoshimura Lab

出展物紹介

ナノメートル時代に入って以来、システムLSIでは回路規模や複雑さの増大に加えて、電力密度と配線遅延の急速な増大のため、解決が困難な設計危機に直面している。これらはまたシステム性能向上のボトルネックもなっている。このような問題に対処するために、早稲田大学大学院情報生産システム研究科では先端的な設計手法、設計自動化および検証の研究開発を行っている。それらの中から、本展示では以下のような研究開発の成果や事例を紹介する:

- タイミング制約下での細粒度パワーゲーティングの最適化、
- プロトタイピング検証のためのアサーションチェッカー合成、
- 設計初期段階でブロックの概略配置を行うフロアプラン、
- 高位レベル設計における演算のスケジューリングおよびDFM(製造性考慮設計)に関する研究成果、
- カスタマイズ可能なプロセッサIPとその設計支援環境、
- ネットワークオンチップおアーキテクチャとニューラルネットワーク構築への適用、
- マルチプロセッサシステムオンチップの試作と評価事例。
(なお、本研究開発は文科省知的クラスタ創成事業第2期の支援を一部受けて行なった)

As the Semiconductor technology enters the nanometer era, System LSI design is confronted with a crisis due to not only the circuit scale and complexity but also the rapidly growing power densities and interconnect (wire) latency. Those critical issues are also bottlenecks for promoting the system performance.
Here, we will show some recent progress of research and development on Nanoscale CMOS system oriented design techniques in Graduate School of IPS.

- Fine-grain power gating optimization under timing constraints,
- Assertion synthesis for prototyping verification,
- An efficient floorplan algorithm which determines the abstract location of macro blocks,
- A high-level scheduling method and DFM,
- Customizable processor-IP and its design environment,
- Network-on-Chip applied for Hardware Neural Network,
- Some prototyping of Multi-processor SoC

[These R&D are partly supported by a grant of Knowledge Cluster Initiative 2nd stage of MEXT]


連絡先

早稲田大学大学院生産情報システム研究科
Graduate School of IPS, Waseda University
TEL:+81-93-692-5017   FAX:+81-93-692-5297
E-mail:chensong@aoni.waseda.jp
URL:http://www.aoni.waseda.jp/chensong/EDSfairs/

所在地

〒808-0135
日本福岡県北九州市若松区ひびきの2-7
Hibikino 2-7, Wakamatsu-ku, Kitakyushu-shi, Fukuoka-ken, 808-0135, Japan

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